JPS6365702A - デイレイライン - Google Patents
デイレイラインInfo
- Publication number
- JPS6365702A JPS6365702A JP20885186A JP20885186A JPS6365702A JP S6365702 A JPS6365702 A JP S6365702A JP 20885186 A JP20885186 A JP 20885186A JP 20885186 A JP20885186 A JP 20885186A JP S6365702 A JPS6365702 A JP S6365702A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- pattern
- line
- strip line
- recessed part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electron Beam Exposure (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディレィラインであって、基板の一方の面の全面にアー
ス電極が設けられ、他方の面にストリップラインが設け
られたディレィラインにおいて、ストリップラインのパ
ターンを小凹部を有するループの複数個を直列に接続し
た形状となし、該小凹部又はループを切断することによ
りストリップラインの長さを変え、遅延量の可変を可能
とする。
ス電極が設けられ、他方の面にストリップラインが設け
られたディレィラインにおいて、ストリップラインのパ
ターンを小凹部を有するループの複数個を直列に接続し
た形状となし、該小凹部又はループを切断することによ
りストリップラインの長さを変え、遅延量の可変を可能
とする。
本発明は高周波回路に用いられるディレィラインに関す
るものである。
るものである。
光信号を取扱う高周波回路において、その信号を遅延さ
せる必要がある場合にはストリップライン技術を用いて
構成されたディレィラインが用いられる。
せる必要がある場合にはストリップライン技術を用いて
構成されたディレィラインが用いられる。
第４図はストリ・ノブライン技術を用いて構成した従来
のディレィラインを示す図であり、ａは平面図、ｂは側
面図である。これは一般にアルミナ基板１にストリップ
ライン２を薄膜又は厚膜技術によりパターン化したもの
である。なお、３はアース電極、４は信号線用リード、
５はアース用リードである。
のディレィラインを示す図であり、ａは平面図、ｂは側
面図である。これは一般にアルミナ基板１にストリップ
ライン２を薄膜又は厚膜技術によりパターン化したもの
である。なお、３はアース電極、４は信号線用リード、
５はアース用リードである。
上記従来のディレィラインでは、遅延量を変えるときに
低周波用の如くストリップライン２にタップを出してお
き、それを切替えるという方法はストリップライン２が
タップによりインピーダンスのディスマツチングを生ず
るため株用することができない。そのため遅延量の異な
る要求に対してはそれに対応した遅延量のディレィライ
ンを何種類も用意しておかねばならないという問題があ
った争 本発明はこのような点に鑑みて創作されたもので遅延量
を可変できるストリ・ノブライン型のディレィラインを
提供することを目的としている。
低周波用の如くストリップライン２にタップを出してお
き、それを切替えるという方法はストリップライン２が
タップによりインピーダンスのディスマツチングを生ず
るため株用することができない。そのため遅延量の異な
る要求に対してはそれに対応した遅延量のディレィライ
ンを何種類も用意しておかねばならないという問題があ
った争 本発明はこのような点に鑑みて創作されたもので遅延量
を可変できるストリ・ノブライン型のディレィラインを
提供することを目的としている。
このため本発明においては、基板１０の一方の面にスト
リップライン１１が設けられ、他方の面にアース電極が
設けられて成るストリップライン構成のディレィライン
において、上記ストリップライン１１のパターンを小凹
部１３を有するループ１４の複数個を該小凹部１３の前
後で直列に接続した形状とし、前記ループ１４又は小凹
部１３を適宜切断することにより遅延量を可変としたこ
とを特徴としたものである。
リップライン１１が設けられ、他方の面にアース電極が
設けられて成るストリップライン構成のディレィライン
において、上記ストリップライン１１のパターンを小凹
部１３を有するループ１４の複数個を該小凹部１３の前
後で直列に接続した形状とし、前記ループ１４又は小凹
部１３を適宜切断することにより遅延量を可変としたこ
とを特徴としたものである。
ストリップラインを、小凹部１３を有するループ１４の
複数個を小凹部１３の前後で直列に接続したパターンと
し、そのパターンの小凹部１３又はループ１４を適宜に
切断することによりストリップラインの長さを変え遅延
量を段階的に可変することが可能となる。
複数個を小凹部１３の前後で直列に接続したパターンと
し、そのパターンの小凹部１３又はループ１４を適宜に
切断することによりストリップラインの長さを変え遅延
量を段階的に可変することが可能となる。
第１図は本発明の実施例を示す図である。
本実施例は第１図に示すように基板１０の一方の面にス
トリップライン１１が設けられ、他方の面にアース電極
（図示なし）が設けられたストリップライン構成のディ
レィラインにおいて、上記ストリップライン１１のパタ
ーンを、小凹部１３を有する複数個のループ１４をその
小凹部１３の前後で直列に接続した形状に形成したもの
である。
トリップライン１１が設けられ、他方の面にアース電極
（図示なし）が設けられたストリップライン構成のディ
レィラインにおいて、上記ストリップライン１１のパタ
ーンを、小凹部１３を有する複数個のループ１４をその
小凹部１３の前後で直列に接続した形状に形成したもの
である。
なお各ループ１４の小凹部１３は一直線上で切断可能な
ように配置することが好ましい。
ように配置することが好ましい。
このように構成された本実施例はストリップライン１１
のパターンの小凹部１３又はループ１４を適宜切断する
ことによりストリップライン１１の長さを変え遅延量を
段階的に変化させることができる。
のパターンの小凹部１３又はループ１４を適宜切断する
ことによりストリップライン１１の長さを変え遅延量を
段階的に変化させることができる。
第２図は遅延量が最小となるように全べてのループ１４
を小凹部１３のｎ；１後で切断した場合の例であり、第
３図は遅延量が最大となるように全べての小凹部１３を
切断した場合の例であって、これを組合わせることによ
り中間の値を得ることもできる。なおこの場合、切断箇
所を例えばＡ−Ａ ’線の如く一直線上に配置してあれ
ば切断作業が極めて容易となる。また切断後に残るタブ
状のパターンはなるべく短かくなるようにしてインピー
ダンスのミスマツチを防止する必要がある。
を小凹部１３のｎ；１後で切断した場合の例であり、第
３図は遅延量が最大となるように全べての小凹部１３を
切断した場合の例であって、これを組合わせることによ
り中間の値を得ることもできる。なおこの場合、切断箇
所を例えばＡ−Ａ ’線の如く一直線上に配置してあれ
ば切断作業が極めて容易となる。また切断後に残るタブ
状のパターンはなるべく短かくなるようにしてインピー
ダンスのミスマツチを防止する必要がある。
本実施例によれば、各種遅延量に対してもストリップラ
イン１１のパターンは１種類で良く、あとは所望の遅延
量に対応してパターンを切断すれば良いので製造の効率
化がはかれ、且つ第１図の状態でのストックが容易とな
る。
イン１１のパターンは１種類で良く、あとは所望の遅延
量に対応してパターンを切断すれば良いので製造の効率
化がはかれ、且つ第１図の状態でのストックが容易とな
る。
以上述べてきたように、本発明によれば、極めて簡単な
構成により遅延量の可変ができ、実用的には掻めて有用
である。
構成により遅延量の可変ができ、実用的には掻めて有用
である。
第１図は本発明の実施例を示す図、
第２図は本発明の実施例を遅延量が最小となるようにパ
ターン切断した場合を示す図、第３回は本発明の実施例
を遅延量が最大となるようにパターン切断した場合を示
す図、第４図は従来のストリップライン構成のディレィ
ラインを示す図である。 第１図、第２図、第３図において、 １０は基板、 １１はストリップライン、 １３は小凹部、 １４はループである。
ターン切断した場合を示す図、第３回は本発明の実施例
を遅延量が最大となるようにパターン切断した場合を示
す図、第４図は従来のストリップライン構成のディレィ
ラインを示す図である。 第１図、第２図、第３図において、 １０は基板、 １１はストリップライン、 １３は小凹部、 １４はループである。
Claims (1)
- 【特許請求の範囲】 １、基板（１０）の一方の面にストリップライン（１１
）が設けられ、他方の面にアース電極が設けられて成る
ストリップライン構成のディレィラインにおいて、 上記ストリップライン（１１）のパターンを、小凹部（
１３）を有するループ（１４）の複数個を該小凹部（１
３）の前後で直列に接続した形状とし、前記ループ（１
４）又は小凹部（１３）を適宜切断することにより遅延
量を可変としたことを特徴としたディレィライン。 ２、上記ストリップライン（１１）のパターンの全べて
の切断位置を一軸方向のみにしたことを特徴とする特許
請求の範囲第１項記載のディレィライン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20885186A JPS6365702A (ja) | 1986-09-06 | 1986-09-06 | デイレイライン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20885186A JPS6365702A (ja) | 1986-09-06 | 1986-09-06 | デイレイライン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6365702A true JPS6365702A (ja) | 1988-03-24 |
Family
ID=16563159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20885186A Pending JPS6365702A (ja) | 1986-09-06 | 1986-09-06 | デイレイライン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6365702A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138904U (ja) * | 1989-04-21 | 1990-11-20 | ||
| US5187455A (en) * | 1990-06-13 | 1993-02-16 | Murata Manufacturing Co., Ltd. | Delay line device with adjustable time delay |
-
1986
- 1986-09-06 JP JP20885186A patent/JPS6365702A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138904U (ja) * | 1989-04-21 | 1990-11-20 | ||
| US5187455A (en) * | 1990-06-13 | 1993-02-16 | Murata Manufacturing Co., Ltd. | Delay line device with adjustable time delay |
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