JPS6365986B2 - - Google Patents

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Publication number
JPS6365986B2
JPS6365986B2 JP5906084A JP5906084A JPS6365986B2 JP S6365986 B2 JPS6365986 B2 JP S6365986B2 JP 5906084 A JP5906084 A JP 5906084A JP 5906084 A JP5906084 A JP 5906084A JP S6365986 B2 JPS6365986 B2 JP S6365986B2
Authority
JP
Japan
Prior art keywords
interrupt
microprogram
request
display
external device
Prior art date
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Expired
Application number
JP5906084A
Other languages
English (en)
Other versions
JPS60204054A (ja
Inventor
Tsutomu Komatsubara
Shuji Miki
Takahiko Yamada
Yoshio Sakurai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp, Nippon Electric Co Ltd filed Critical Nippon Telegraph and Telephone Corp
Priority to JP5906084A priority Critical patent/JPS60204054A/ja
Publication of JPS60204054A publication Critical patent/JPS60204054A/ja
Publication of JPS6365986B2 publication Critical patent/JPS6365986B2/ja
Granted legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は情報処理装置の割込制御方式に関し、
とくにマイクロプログラムにより割込制御動作を
実現する割込制御方式に関するものである。
技術の背景 従来この種の割込制御方式は、たとえば、(1)割
込回路内で、割込要求信号と割込マスクまたは割
込レベルとを比較し、割込可能と判断された場合
のみマイクロプログラム割込が生じ、マシン命令
による割込制御動作が開始されるとか、(2)マイク
ロプログラムによる割込制御動作が、中断情報を
退避し、マシン命令による割込処理を開始させる
程度の簡単な処理内容で行う特徴を有している。
従来技術と問題点 従来の割込方式では、外部装置の動作が終了
し、再起動を要求する割込信号を情報処理装置に
送出しても、割込マスク等によりマシン命令の割
込処理が禁止され、外部装置の再起動が遅れるこ
とがある。このため、実時間性の厳しい外部装置
を制御する場合には、外部装置制御を専用に行う
データチヤネル装置等を付加する必要があり、こ
れがとくに小規模な情報処理装置において経済的
な負担となるというような欠点があつた。
発明の目的 本発明はこれらの欠点を解決するため、割込要
求発生時に常にマイクロプログラム割込を起こ
し、割込制御や外部装置の起動などの処理をマイ
クロプログラムで実行するようにしたもので、そ
の目的は効率よくかつ融通性に富んだ経済的な割
込制御方式を提供するにある。
発明の実施例 第1図は本発明の実施例であつて、1は外部装
置、2は割込要求信号線、3は割込回路、4は割
込要求表示、5は論理和回路、6はマイクロプロ
グラム割込要求信号線、7はマイクロプログラム
実行回路、8は制御メモリ、9は割込制御ルーチ
ン、10は外部装置起動ルーチン、11はチエー
ン処理要求表示、12は割込マスク表示、13は
割込表示である。第2図は本発明の割込制御の動
作を示すフローチヤートである。
以下図により本発明の動作について説明する。
外部装置1が割込回路3内の割込要求表示4を
点火すると、マイクロプログラム割込が発生し、
マイクロプログラムはマイクロプログラム実行回
路7の制御メモリ8内の割込制御ルーチン9の実
行を開始する。この割込制御ルーチン9の中で、
まず割込回路3内の割込要求表示4を読み出し、
複数ある要因の中から要求を出している要因を識
別する。この読み出しと共に割込要求表示4はリ
セツトされる。次にチエーン処理要求表示11を
読み出し、チエーン処理要求表示11がオンの場
合、すなわちチエーン処理要求表示がある場合、
外部装置起動ルーチン10にジヤンプし、外部装
置起動ルーチン10を実行する。たとえば、外部
装置1がデイスク装置のような場合、主メモリー
デイスク装置間のデータ転送に必要な情報(リー
ド/ライト指定、ワードカウンタなど)を、外部
装置起動ルーチン10においてデイスク装置に送
出する。
チエーン処理要求表示11がオフの場合、また
はチエーン処理要求表示11のない割込原因の場
合には、割込マスク表示12によつて割込可否の
判定を行い、可能な場合すなわち割込マスクがオ
フ状態の場合には、割込表示13の中の該当する
割込に対応した割込表示13を点火して、マシン
命令による割込処理を開始させる。割込不可能と
判断された場合、すなわち割込マスクがオン状態
の場合には、割込保持のため該当する割込表示1
3をオンにして割込制御ルーチン9を終了する。
また割込マスク解除命令を実行した場合などにも
割込制御ルーチン9が実行され、割込表示13が
オンでしかもマスクが解除された割込のマシン命
令レベルの処理を実行する。
このような制御方式になつているので、割込要
求発生時に、マイクロプログラムを用いて外部装
置の起動処理のような細かな処理を実行できる。
発明の効果 以上説明したように、割込要求が発生すると、
即時にマイクロプログラム割込が発生し、ここで
外部装置の起動ができることから、データチヤネ
ルなどの金物を付加しなくても外部装置の再起動
が即時にできる利点がある。また割込表示をレジ
スタでなく主メモリ上に設ければ、割込要因数を
必要に応じて拡張できる利点がある。
【図面の簡単な説明】
第1図は本発明の割込制御方式の一実施例、第
2図は本発明の割込制御の動作を示すフローチヤ
ートである。 1…外部装置、2…割込要求信号線、3…割込
回路、4…割込要求表示、5…論理和回路、6…
マイクロプログラム割込要求信号線、7…マイク
ロプログラム実行回路、8…制御メモリ、9…割
込制御ルーチン、10…外部装置起動ルーチン、
11…チエーン処理要求表示、12…割込マスク
表示、13…割込表示。

Claims (1)

    【特許請求の範囲】
  1. 1 マイクロプログラム制御論理でマシン命令を
    実行する情報処理装置において、複数の外部装置
    から要求される複数の割込要因の論理和によりマ
    イクロプログラム割込を起動する手段、該外部装
    置の割込要因に対応して、割込後に該外部装置の
    再起動を要求するチエーン処理要求表示を行う手
    段を有し、該マイクロプログラム割込の起動発生
    時に、該チエーン処理要求表示に対しマイクロプ
    ログラム動作により起動コマンドを該外部装置に
    送出して次の動作を開始し、該チエーン処理要求
    表示のない割込要因または他の割込要因に対し、
    マイクロプログラム動作によりマシン命令による
    割込可否の判定を行い、割込保留状態において
    は、該割込要因対応の割込表示を行うとともに該
    マイクロプログラム割込の要求を解除し、割込可
    能状態にあるときは、該マイクロプログラムの割
    込要求を解除するとともに割込表示を行い、マシ
    ン命令による割込処理を起動し、該マシン命令の
    割込要求解除に際して該割込保留状態の割込要因
    の割込を行うことを特徴とする割込制御方式。
JP5906084A 1984-03-27 1984-03-27 割込制御方式 Granted JPS60204054A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5906084A JPS60204054A (ja) 1984-03-27 1984-03-27 割込制御方式

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Application Number Priority Date Filing Date Title
JP5906084A JPS60204054A (ja) 1984-03-27 1984-03-27 割込制御方式

Publications (2)

Publication Number Publication Date
JPS60204054A JPS60204054A (ja) 1985-10-15
JPS6365986B2 true JPS6365986B2 (ja) 1988-12-19

Family

ID=13102424

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Application Number Title Priority Date Filing Date
JP5906084A Granted JPS60204054A (ja) 1984-03-27 1984-03-27 割込制御方式

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JPS60204054A (ja) 1985-10-15

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