JPS6366100B2 - - Google Patents
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- Publication number
- JPS6366100B2 JPS6366100B2 JP14341083A JP14341083A JPS6366100B2 JP S6366100 B2 JPS6366100 B2 JP S6366100B2 JP 14341083 A JP14341083 A JP 14341083A JP 14341083 A JP14341083 A JP 14341083A JP S6366100 B2 JPS6366100 B2 JP S6366100B2
- Authority
- JP
- Japan
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- memory
- information
- time slot
- data
- amount
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/02—Details
- H04L12/14—Charging, metering or billing arrangements specially adapted for data communications, e.g. authentication, authorisation and accounting [AAA] framework
- H04L12/1403—Architecture for metering, charging or billing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/02—Details
- H04L12/14—Charging, metering or billing arrangements specially adapted for data communications, e.g. authentication, authorisation and accounting [AAA] framework
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報量計数用メモリスイツチ方式に
関し、特に回線交換機のメモリスイツチで情報量
を計数することにより情報量の課金が可能な交換
方式に関するものである。
関し、特に回線交換機のメモリスイツチで情報量
を計数することにより情報量の課金が可能な交換
方式に関するものである。
メモリ・スイツチ形のデータ交換機では、従来
よりメモリスイツチを用いてタイムスロツトの変
換を行つており、そこを通過する情報量について
は監視していない。
よりメモリスイツチを用いてタイムスロツトの変
換を行つており、そこを通過する情報量について
は監視していない。
第１図は、従来のメモリスイツチのタイムスロ
ツト変換部のブロツク図であり、第２図は第１図
におけるタイムスロツト変換保持メモリの動作サ
イクルを示す図である。
ツト変換部のブロツク図であり、第２図は第１図
におけるタイムスロツト変換保持メモリの動作サ
イクルを示す図である。
第１図において、１０は入りハイウエイ、１１
は入りハイウエイのデータを各タイムスロツト対
応に一時蓄積するデータバツフア・メモリ、１２
は各タイムスロツト対応にバツフアメモリ１１か
らの読出しアドレスを保持するタイムスロツト変
換用保持メモリ、１３はタイムスロツト変換用保
持メモリ１２をアクセスするためのアドレス情報
を発生するカウンタ、１４はカウンタ１３により
指示されたアドレス情報にもとづきタイムスロツ
ト変換用保持メモリ１２をアクセスするアドレス
制御線、１５はバツフアメモリ１１への書込みア
ドレスを指定するためのアドレス制御線、１６は
タイムスロツト変換保持メモリ１２の各アドレス
に対応した情報にパリテイビツトを付加するパリ
テイジエネレータ、１７は上記保持メモリ情報の
パリテイビツトをチエツクするパリテイチエツカ
ー、１８は出ハイウエイである。タイムスロツト
変換用保持メモリ１２の動作サイクルにおいて、
Ａサイクルはソフトサイクルであり、通話路制御
用のオーダを呼処理プログラムによつて送出した
時の保持メモリ１２に対する書込み用、または読
出し用のサイクル、Ｂサイクルはデータバツフア
メモリ１１の読出しアドレスをアドレスカウンタ
１３の発生するアドレス情報に基づいてタイムス
ロツト変換保持メモリ１２の該番地より読出すハ
ードサイクル、Ｃサイクルはパリテイビツトを保
持メモリ１２に対して付加するための、保持メモ
リに対する書込み用のハードサイクルである。従
来のメモリスイツチ方式においては、前述のブロ
ツクが基本的構成であり、保持メモリ１２に、通
話路制御用パスの情報を書込んだ後は、呼処理プ
ログラムは、切断情報を監視するだけであり、通
話路内を通過する伝送路データが運ぶ情報に関し
ては、監視する手段が、講じられていなかつた。
は入りハイウエイのデータを各タイムスロツト対
応に一時蓄積するデータバツフア・メモリ、１２
は各タイムスロツト対応にバツフアメモリ１１か
らの読出しアドレスを保持するタイムスロツト変
換用保持メモリ、１３はタイムスロツト変換用保
持メモリ１２をアクセスするためのアドレス情報
を発生するカウンタ、１４はカウンタ１３により
指示されたアドレス情報にもとづきタイムスロツ
ト変換用保持メモリ１２をアクセスするアドレス
制御線、１５はバツフアメモリ１１への書込みア
ドレスを指定するためのアドレス制御線、１６は
タイムスロツト変換保持メモリ１２の各アドレス
に対応した情報にパリテイビツトを付加するパリ
テイジエネレータ、１７は上記保持メモリ情報の
パリテイビツトをチエツクするパリテイチエツカ
ー、１８は出ハイウエイである。タイムスロツト
変換用保持メモリ１２の動作サイクルにおいて、
Ａサイクルはソフトサイクルであり、通話路制御
用のオーダを呼処理プログラムによつて送出した
時の保持メモリ１２に対する書込み用、または読
出し用のサイクル、Ｂサイクルはデータバツフア
メモリ１１の読出しアドレスをアドレスカウンタ
１３の発生するアドレス情報に基づいてタイムス
ロツト変換保持メモリ１２の該番地より読出すハ
ードサイクル、Ｃサイクルはパリテイビツトを保
持メモリ１２に対して付加するための、保持メモ
リに対する書込み用のハードサイクルである。従
来のメモリスイツチ方式においては、前述のブロ
ツクが基本的構成であり、保持メモリ１２に、通
話路制御用パスの情報を書込んだ後は、呼処理プ
ログラムは、切断情報を監視するだけであり、通
話路内を通過する伝送路データが運ぶ情報に関し
ては、監視する手段が、講じられていなかつた。
本発明の目的は、このような従来の欠点を改善
し、伝送路上の各加入者ごとの情報量を計数して
課金情報とすることが可能な情報量計数用メモリ
スイツチ方式を提供することにある。
し、伝送路上の各加入者ごとの情報量を計数して
課金情報とすることが可能な情報量計数用メモリ
スイツチ方式を提供することにある。
本発明の情報量計数用メモリスイツチ方式は、
入りハイウエイ上のタイムスロツトのデータを出
ハイウエイ上のタイムスロツトに変換するため、
データ蓄積用バツフアメモリおよび該バツフアメ
モリのアクセスアドレスを格納する保持メモリを
備えたメモリスイツチにおいて、任意のタイムス
ロツトで運ばれる情報が該情報の１データフレー
ム前に上記バツフアメモリに格納された情報と同
一か否かを比較する回路と、各タイムスロツトご
とに上記比較の結果が同一でない場合を積算し
て、その積算結果を記憶するためのメモリと、２
面のタイムスロツト変換用バツフアメモリとを備
え、１データフレームごとに書込み制御と読出し
制御を上記２面のバツフアメモリ間で切替えるこ
とにより、各タイムスロツトによつて運ばれる情
報量を計数することに特徴がある。
入りハイウエイ上のタイムスロツトのデータを出
ハイウエイ上のタイムスロツトに変換するため、
データ蓄積用バツフアメモリおよび該バツフアメ
モリのアクセスアドレスを格納する保持メモリを
備えたメモリスイツチにおいて、任意のタイムス
ロツトで運ばれる情報が該情報の１データフレー
ム前に上記バツフアメモリに格納された情報と同
一か否かを比較する回路と、各タイムスロツトご
とに上記比較の結果が同一でない場合を積算し
て、その積算結果を記憶するためのメモリと、２
面のタイムスロツト変換用バツフアメモリとを備
え、１データフレームごとに書込み制御と読出し
制御を上記２面のバツフアメモリ間で切替えるこ
とにより、各タイムスロツトによつて運ばれる情
報量を計数することに特徴がある。
第３図は、本発明の第１の実施例を示すメモリ
スイツチの構成図であり、第４図は第３図のデー
タバツフアメモリの動作サイクルを示す図であ
る。
スイツチの構成図であり、第４図は第３図のデー
タバツフアメモリの動作サイクルを示す図であ
る。
第３図において、３０１Ａ，Ｂは入りハイウエ
イ上で、例えば８ビツト単位の並列データ信号を
蓄積し、タイムスロツト変換するためのデータバ
ツフアメモリで２面用意される。３０２Ａ，Ｂは
セレクタ、３０３はタイムスロツト変換を行うた
めのデータバツフアメモリ３０１Ａ，Ｂからの読
出しアドレスを保持するアドレス保持メモリ、３
０４は出ハイウエイのクロツク位相に同期して動
作するカウンタ、３０５は、入りハイウエイの伝
送クロツクに同期して動作するカウンタ、３０６
は入りハイウエイ上の各タイムスロツト毎の情報
量計数結果を格納するためのメモリ、３０８は比
較回路、３０７は比較結果に基づいて、情報量計
数結果を＋１加算するための加算回路、３０９
Ａ，Ｂは、データバツフアメモリ３０１Ａ，Ｂに
対してリード／ライト用制御信号を選択するため
のセレクタ、３１０Ａ，Ｂは、リード／ライト制
御信号である。
イ上で、例えば８ビツト単位の並列データ信号を
蓄積し、タイムスロツト変換するためのデータバ
ツフアメモリで２面用意される。３０２Ａ，Ｂは
セレクタ、３０３はタイムスロツト変換を行うた
めのデータバツフアメモリ３０１Ａ，Ｂからの読
出しアドレスを保持するアドレス保持メモリ、３
０４は出ハイウエイのクロツク位相に同期して動
作するカウンタ、３０５は、入りハイウエイの伝
送クロツクに同期して動作するカウンタ、３０６
は入りハイウエイ上の各タイムスロツト毎の情報
量計数結果を格納するためのメモリ、３０８は比
較回路、３０７は比較結果に基づいて、情報量計
数結果を＋１加算するための加算回路、３０９
Ａ，Ｂは、データバツフアメモリ３０１Ａ，Ｂに
対してリード／ライト用制御信号を選択するため
のセレクタ、３１０Ａ，Ｂは、リード／ライト制
御信号である。
２面のバツフアメモリＡ，Ｂの動作サイクル
は、第４図に示すように、動作サイクル・パター
ンが１データフレーム毎に切替わる。
は、第４図に示すように、動作サイクル・パター
ンが１データフレーム毎に切替わる。
＃Ｎデータフレームの受信時に、データバツフ
ア３０１Ａが、第４図の上側の動作サイクルで動
作し、データバツフアメモリ３０１Ｂが第４図の
下側の動作サイクルで動作中である場合について
説明する。
ア３０１Ａが、第４図の上側の動作サイクルで動
作し、データバツフアメモリ３０１Ｂが第４図の
下側の動作サイクルで動作中である場合について
説明する。
第４図において、ｔはデータフレームの切替え
時刻、Ｔは伝送路上の１タイムスロツト時間に対
応した時間、R1はリードサイクルで＃Ｎデータ
フレーム内のデータの読出しと情報比較用、R2
はリードサイクルで＃（Ｎ−１）データフレーム
内のデータの読出しと情報比較用、R3はリード
サイクルで＃（Ｎ−１）データフレーム内のデー
タの読出しと交換用、Ｗはライトサイクルで、
＃Ｎデータフレーム内のデータの書込みを示して
いる。入りハイウエイ１０上のデータ信号は、ハ
イウエイ上の１タイムスロツトの時間内でタイム
スロツトカウンタ３０５の指示するアドレスによ
り３０１Ａの該アドレスからのデータ情報が読み
出された直後に、３０１Ａの同一アドレスへ書込
まれる。なお、３０１Ａからの上記の読出された
＃（Ｎ−２）データフレーム内のデータ信号は、
３０１Ｂの同一アドレスに格納されている＃（Ｎ
−１）データフレーム内のデータ信号の読出し情
報と比較回路３０８で、比較照合される。この
時、比較した結果、＃（Ｎ−１）データフレーム
内の該タイムスロツトで運ばれる情報が、＃（Ｎ
−２）データフレーム内の該タイムスロツトで運
ばれる情報と一致していない場合には、＋１加算
回路３０７を動作させて、情報量計数メモリ３０
６に蓄積された各タイムスロツト毎（加入者毎）
に積算した情報計数量を＋１加算する。上記の比
較結果が、一致している場合には、＃（Ｎ−１）
データフレーム内の該タイムスロツトによつて運
ばれる情報は有為でないと判定して、＋１加算を
行なわず、情報計数量は＃（Ｎ−２）データフレ
ーム受信時と同じ値を保持させる。このようにし
て、伝送路クロツク位相に同期したカウンタ３０
５の出力するアドレス情報に従つて、データバツ
フアメモリ３０１Ａ，Ｂから同時にデータ信号に
読出しを行い、情報の比較を行うことによつて、
１データフレーム前の該タイムスロツトの信号と
２データフレーム前の同一タイムスロツトの信号
とが、同じか否かを判定し、異なるデータ信号
が、運ばれた時にのみ、情報計数用メモリの該タ
イムスロツトに対応するアドレスの内容を＋１加
算し、オクテツト（８ビツト）単位での情報量を
計数することができる。
時刻、Ｔは伝送路上の１タイムスロツト時間に対
応した時間、R1はリードサイクルで＃Ｎデータ
フレーム内のデータの読出しと情報比較用、R2
はリードサイクルで＃（Ｎ−１）データフレーム
内のデータの読出しと情報比較用、R3はリード
サイクルで＃（Ｎ−１）データフレーム内のデー
タの読出しと交換用、Ｗはライトサイクルで、
＃Ｎデータフレーム内のデータの書込みを示して
いる。入りハイウエイ１０上のデータ信号は、ハ
イウエイ上の１タイムスロツトの時間内でタイム
スロツトカウンタ３０５の指示するアドレスによ
り３０１Ａの該アドレスからのデータ情報が読み
出された直後に、３０１Ａの同一アドレスへ書込
まれる。なお、３０１Ａからの上記の読出された
＃（Ｎ−２）データフレーム内のデータ信号は、
３０１Ｂの同一アドレスに格納されている＃（Ｎ
−１）データフレーム内のデータ信号の読出し情
報と比較回路３０８で、比較照合される。この
時、比較した結果、＃（Ｎ−１）データフレーム
内の該タイムスロツトで運ばれる情報が、＃（Ｎ
−２）データフレーム内の該タイムスロツトで運
ばれる情報と一致していない場合には、＋１加算
回路３０７を動作させて、情報量計数メモリ３０
６に蓄積された各タイムスロツト毎（加入者毎）
に積算した情報計数量を＋１加算する。上記の比
較結果が、一致している場合には、＃（Ｎ−１）
データフレーム内の該タイムスロツトによつて運
ばれる情報は有為でないと判定して、＋１加算を
行なわず、情報計数量は＃（Ｎ−２）データフレ
ーム受信時と同じ値を保持させる。このようにし
て、伝送路クロツク位相に同期したカウンタ３０
５の出力するアドレス情報に従つて、データバツ
フアメモリ３０１Ａ，Ｂから同時にデータ信号に
読出しを行い、情報の比較を行うことによつて、
１データフレーム前の該タイムスロツトの信号と
２データフレーム前の同一タイムスロツトの信号
とが、同じか否かを判定し、異なるデータ信号
が、運ばれた時にのみ、情報計数用メモリの該タ
イムスロツトに対応するアドレスの内容を＋１加
算し、オクテツト（８ビツト）単位での情報量を
計数することができる。
第５図において、ａはセレクタ３０２Ａに切替
え信号 〓〓 が入力した場合であり、ｂはセレク
タ３０２Ｂに切替え信号 〓〓 が入力した場合で
あり、ｃはデータバツフア３０１Ｂにリード／ラ
イト制御信号が入力した場合であり、ｄはデータ
バツフア３０１Ａにリード／ライト制御信号が入
力した場合である。また、１，３は保持メモリ３
０３の出力を選択、２，４はセレクタ３０２Ａ，
Ｂによりカウンタ３０５の出力を選択する動作を
それぞれ示している。
え信号 〓〓 が入力した場合であり、ｂはセレク
タ３０２Ｂに切替え信号 〓〓 が入力した場合で
あり、ｃはデータバツフア３０１Ｂにリード／ラ
イト制御信号が入力した場合であり、ｄはデータ
バツフア３０１Ａにリード／ライト制御信号が入
力した場合である。また、１，３は保持メモリ３
０３の出力を選択、２，４はセレクタ３０２Ａ，
Ｂによりカウンタ３０５の出力を選択する動作を
それぞれ示している。
第５図で＃Ｎデータフレーム受信時の交換動作
で、データバツフアメモリ３０１Ｂのデータバツ
フアメモリのリードサイクル（ 〓〓 、 〓〓 の
制御信号により保持メモリ３０３の出力するアド
レス情報に基づいてデータバツフアメモリ３０１
Ｂ内の該アドレスに対応するデータ信号が、出ハ
イウエイ１８上へ読出されるサイクル）によつて
実現できる。全く同様にして、（Ｎ＋１）番号の
データフレーム受信時には、データバツフアメモ
リ３０１Ａに蓄積された＃Ｎ番目のデータフレー
ム内で受信したデータ信号と、データバツフアメ
モリ３０１Ｂに蓄積された＃（Ｎ−１）番目のデ
ータフレーム内で受信された該データ信号とが比
較され、交換動作は、データバツフアメモリ３０
１Ａのリードサイクルで実現することができる。
本実施例では、２データフレームだけ遡つて、情
報の比較を行う場合を示しているが、この考え方
は、Ｍデータフレーム遡つて比較する方式に容易
に適用可能である。この場合はバツフアをＭ面だ
け用意して、連続するＭデータフレーム内の該タ
イムスロツトによつて運ばれる情報が同一の場合
に、該タイムスロツトに対応する情報量計数用メ
モリの内容を＋１加算する構成とすればよい。ま
た、入りハイウエイのデータの並列ビツト数につ
いては、Ｐビツトに拡張もしくは縮少すること
は、容易に可能である。
で、データバツフアメモリ３０１Ｂのデータバツ
フアメモリのリードサイクル（ 〓〓 、 〓〓 の
制御信号により保持メモリ３０３の出力するアド
レス情報に基づいてデータバツフアメモリ３０１
Ｂ内の該アドレスに対応するデータ信号が、出ハ
イウエイ１８上へ読出されるサイクル）によつて
実現できる。全く同様にして、（Ｎ＋１）番号の
データフレーム受信時には、データバツフアメモ
リ３０１Ａに蓄積された＃Ｎ番目のデータフレー
ム内で受信したデータ信号と、データバツフアメ
モリ３０１Ｂに蓄積された＃（Ｎ−１）番目のデ
ータフレーム内で受信された該データ信号とが比
較され、交換動作は、データバツフアメモリ３０
１Ａのリードサイクルで実現することができる。
本実施例では、２データフレームだけ遡つて、情
報の比較を行う場合を示しているが、この考え方
は、Ｍデータフレーム遡つて比較する方式に容易
に適用可能である。この場合はバツフアをＭ面だ
け用意して、連続するＭデータフレーム内の該タ
イムスロツトによつて運ばれる情報が同一の場合
に、該タイムスロツトに対応する情報量計数用メ
モリの内容を＋１加算する構成とすればよい。ま
た、入りハイウエイのデータの並列ビツト数につ
いては、Ｐビツトに拡張もしくは縮少すること
は、容易に可能である。
なお、第３図の本実施例は、アドレス保持メモ
リ３０３と情報量計数用保持メモリ３０６を物理
的に分離したブロツクとして構成する例を示した
が、これらの２つのメモリブロツクは、第６図の
実施例に示すように、統合した構成とすることが
できる。６０１は、上述の統合したメモリブロツ
クであり、交換を行うためのアドレス制御保持メ
モリの機能と、情報量計数用保持メモリの機能を
もつ。６０２は、入りハイウエイクロツクに同期
して動作するタイムスロツトカウンタ３０４と出
ハイウエイクロツクに同期して動作するカウンタ
３０５との切替え用セレクタである。
リ３０３と情報量計数用保持メモリ３０６を物理
的に分離したブロツクとして構成する例を示した
が、これらの２つのメモリブロツクは、第６図の
実施例に示すように、統合した構成とすることが
できる。６０１は、上述の統合したメモリブロツ
クであり、交換を行うためのアドレス制御保持メ
モリの機能と、情報量計数用保持メモリの機能を
もつ。６０２は、入りハイウエイクロツクに同期
して動作するタイムスロツトカウンタ３０４と出
ハイウエイクロツクに同期して動作するカウンタ
３０５との切替え用セレクタである。
また、DFSWは、データフレームの切替信号
である。回線交換機として従来は、情報量計数用
の手段が講じられていなかつたが、これは第３
図、第６図により克服することができる。また、
通話路内を通過するデータ信号を、数フレームに
渡つて比較照合することにより、情報として意味
のある有為情報を監視するとが、できるため、端
末障害、伝送路障害等により、無効な情報が伝達
される場合においても、交換機側は、この状態を
考慮して、正当な情報量を計数することができ
る。また、本実施例では、２データフレーム前の
データ信号と１データフレーム前のデータ信号と
を比較する通話路制御構成例について説明した
が、この方法は、容易に、一データフレーム前の
データ信号と、現在のデータフレーム内の信号と
を比較する場合についても、適用することが可能
である。
である。回線交換機として従来は、情報量計数用
の手段が講じられていなかつたが、これは第３
図、第６図により克服することができる。また、
通話路内を通過するデータ信号を、数フレームに
渡つて比較照合することにより、情報として意味
のある有為情報を監視するとが、できるため、端
末障害、伝送路障害等により、無効な情報が伝達
される場合においても、交換機側は、この状態を
考慮して、正当な情報量を計数することができ
る。また、本実施例では、２データフレーム前の
データ信号と１データフレーム前のデータ信号と
を比較する通話路制御構成例について説明した
が、この方法は、容易に、一データフレーム前の
データ信号と、現在のデータフレーム内の信号と
を比較する場合についても、適用することが可能
である。
以上説明したように、本発明によれば、通話路
内を通過するデータ信号を数フレームにわたり比
較照合し、不一致のとき有為データの通過を検知
することができるので、各加入者ごとの情報量を
計数して、課金情報とすることができる。
内を通過するデータ信号を数フレームにわたり比
較照合し、不一致のとき有為データの通過を検知
することができるので、各加入者ごとの情報量を
計数して、課金情報とすることができる。
第１図は従来のメモリスイツチのタイムスロツ
ト変換部のブロツク図、第２図は、第１図におけ
るタイムスロツト変換保持メモリの動作サイクル
を示す図、第３図は、本発明の第１の実施例を示
すメモリスイツチのブロツク図、第４図は、第３
図におけるデータバツフアメモリの動作サイクル
を示す図、第５図は、第３図におけるセレクタの
切替信号を示す図、第６図は、本発明における第
２の実施例を示すメモリスイツチのブロツク図で
ある。 １０……入りハイウエイ、１１……データバツ
フアメモリ、１２……保持メモリ、１３……カウ
ンタ、１４……アドレス制御線（書込み制御）、
１５……アドレス制御線（読出し制御）、１６…
…パリテイジエネレータ、１７……パリテイチエ
ツカ、１８……出ハイウエイ、３０１Ａ，Ｂ……
データバツフアメモリ、３０２Ａ，Ｂ……セレク
タ、３０３……アドレス保持メモリ、３０４……
カウンタ（入りハイウエイのクロツク位相に同
期）、３０５……カウンタ（出ハイウエイのクロ
ツク位相に同期）、３０６……情報量計数用メモ
リ、３０７……＋１加算回路、３０８……比較回
路、３０９……セレクタ、３１０……リード／ラ
イト制御信号、６０１……統合メモリブロツク、
６０２……セレクタ。
ト変換部のブロツク図、第２図は、第１図におけ
るタイムスロツト変換保持メモリの動作サイクル
を示す図、第３図は、本発明の第１の実施例を示
すメモリスイツチのブロツク図、第４図は、第３
図におけるデータバツフアメモリの動作サイクル
を示す図、第５図は、第３図におけるセレクタの
切替信号を示す図、第６図は、本発明における第
２の実施例を示すメモリスイツチのブロツク図で
ある。 １０……入りハイウエイ、１１……データバツ
フアメモリ、１２……保持メモリ、１３……カウ
ンタ、１４……アドレス制御線（書込み制御）、
１５……アドレス制御線（読出し制御）、１６…
…パリテイジエネレータ、１７……パリテイチエ
ツカ、１８……出ハイウエイ、３０１Ａ，Ｂ……
データバツフアメモリ、３０２Ａ，Ｂ……セレク
タ、３０３……アドレス保持メモリ、３０４……
カウンタ（入りハイウエイのクロツク位相に同
期）、３０５……カウンタ（出ハイウエイのクロ
ツク位相に同期）、３０６……情報量計数用メモ
リ、３０７……＋１加算回路、３０８……比較回
路、３０９……セレクタ、３１０……リード／ラ
イト制御信号、６０１……統合メモリブロツク、
６０２……セレクタ。
Claims (1)
- 【特許請求の範囲】 １ 入りハイウエイ上のタイムスロツトのデータ
を出ハイウエイ上のタイムスロツトに変換するた
め、データ蓄積用バツフアメモリ、および該バツ
フアメモリのアクセスアドレスを格納する保持メ
モリを備えたメモリスイツチにおいて、２面のタ
イムスロツト変換用バツフアメモリ、任意のタイ
ムスロツトで運ばれる情報と該情報の１データフ
レーム前に上記バツフアメモリに格納された情報
とを比較する手段、および各タイムスロツトごと
に上記比較の結果が不一致のときの回数を積算
し、積算値を記憶する手段を備え、１データフレ
ームごとに書込み制御と読出し制御を上記２面の
バツフアメモリ間で切替えて上記タイムスロツト
で運ばれる情報量を計数することを特徴とする情
報量計数用メモリスイツチ方式。 ２ 前記積算値の記憶手段は、アクセスアドレス
格納用保持メモリとで同一メモリを共用すること
を特徴とする特許請求の範囲第１項記載の情報量
計数用メモリスイツチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14341083A JPS6035856A (ja) | 1983-08-05 | 1983-08-05 | 情報量計数用メモリスイツチ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14341083A JPS6035856A (ja) | 1983-08-05 | 1983-08-05 | 情報量計数用メモリスイツチ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035856A JPS6035856A (ja) | 1985-02-23 |
| JPS6366100B2 true JPS6366100B2 (ja) | 1988-12-19 |
Family
ID=15338120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14341083A Granted JPS6035856A (ja) | 1983-08-05 | 1983-08-05 | 情報量計数用メモリスイツチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035856A (ja) |
-
1983
- 1983-08-05 JP JP14341083A patent/JPS6035856A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6035856A (ja) | 1985-02-23 |
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