JPS6366642A - 入出力動作確認方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は入出力動作確認方法に係り、特に装置の入出力
インタフェース回路の動作を確認するための入出力動作
確認方法に関する。

〈従来技術〉 プリンタ、バブルメモリ等の外部記憶装置、ＸＹプロッ
タ、データ入力装置等の外部装置との間でデータ授受を
行うデータ処理装置は、通常データ処理用のプロセッサ
と、外部装置へデータを送出する複数のデータ退出用の
インタフェース回路と外部装置からのデータを受信して
プロセッサに入力する複数のデータ受信用のインタフェ
ース回路を有している。

第３図はかかるデータ処理装置のブロック図であり、デ
ータ処理用のプロセッサ１１、データ退出用のインクフ
ェース回＃５１２、データ受信用のインタフェース回路
１３を有し、それぞれデータバス、アドレスバス、コン
トロールバスＤＢ、ＡＢ、ＣＢを介してプロセッサに接
続されている。

、インタフェース回路１２は、図示しないが並列書き込
み／直列読出し可能なシフトレジスタやボー・レート発
振器や伝送制御部で構成されるデータ出力部１２ａとド
ライバ１２ｂを有している。

又、インタフェース回路１３は、直列書き込み／並列７
ｆｔ　出し可能なシフトレジスタやボー・レート発振器
や伝送制御部で構成されるデータ入力部１３ａとレシー
バ１３ｂを有している。

データを外部装置に送出する場合にはプロセッサ１１は
１キャラクタ分の並列データ（たとλば８ビツト）をデ
ータバス上に、インタフェース回路１２のアドレスをア
ドレスバス上に、ライト信号をコントロールバス上にそ
れぞれ発生してインタフェース回路１２に入力する。こ
れにより、並列データはデータ出力部１２ｇの図示しな
いシフトレジスタに一旦格納される。一方、伝送制御部
はシフトレジスタにデータがセットされればストップビ
ットとして所定長（例えば２ビツト分）「１」または「
０」が続く信号を送出後、シフトレジスタから１ビツト
づつ直列的にデータをボー・レート発振器から発生する
パルスに同期してドライバ１２ｂを介して外部装置に送
出し、８ビ・ソト送出後２・Ｔの間（Ｔはボー・レート
の発振周期）「１」が続く信号を付加して１キヤラクタ
データの送出を終了する。以後、シフトレジスタへの並
列データのセットとストップビットを付加された８ピツ
トキヤラクタの直列転送が繰り返されて全データの送出
処理が終了する。

一方、外部装置からデータの前後に所定長（例えば２ビ
ツト）のストップビットを付加された直列データがレシ
ーバ１３ｂを介してインタフェース１３のデータ入力部
１３ａに送出されてくると、該データ入力部の図示しな
い伝送制御部は３ビツト目からボー・レート周波数に同
期して入力データをシフトレジスタに直列的に格納する
。尚、入力データの終わりは所定数（２ビツト）のスト
ップビットが付加されているから、該ストップビットに
より１キヤラクタデータの終わりを判別する。

シフトレジスタに１キャラクタ分の入出力データがセッ
トされた後、プロセッサ１１がアドレスバスとコントロ
ールバス上にそれぞれインクフェース回路１３のアドレ
ス信号とリード信号を発生すれば、データバス上にシフ
トレジスタに格納されている８ビツトの入力データが並
列的に出力され、これらデータはプロセッサ１１に取り
込まれる。

以後、同様な処理が繰り返されて外部装置からの全デー
タの取９込みが終了する。

〈発明が解決しようとしている問題点〉かかるデータ処
理装置においては、各インタフェース回路が正常に動作
するかどうかを適時にデータ処理の実行に先立って診断
する必要がある。

このため、従来は外部装置に所定のデータを送ってデー
タ送出側インタフェース回路の動作を確認したり、外部
装置から所定のデータを受信し受信結果に応じてデータ
受信用のインタフェース回路の動作を確認したりしてい
る。

しかし、外部装置を用いるものであるためこれら外部装
置がないと診断をすることができず、しかも外部装置の
動作に基づいであるいは外部装置からのデータ人力；こ
基づいてオペレータが入出力インタフェースの正常／異
常を判断するものであるため動作確認を自動的に行えな
いという問題があった。

思上から本発明の目的は外部装置を用いなくても入出力
動作の確認が行え、しかもオペレータの判断なくして自
動的に動作確認を行うことができろ入出力動作確認方法
を提供することである。

〈間ツ点を解決するための手段〉 第１図は本発明にかかる入出力動作確認方法を説明する
ための装置のブロック図である。

１１はデータ処理用のプロセッサ、１２はデータ送出用
のインクフェース回路、１３はデータ受イコ用のインク
フェース回路、１４は短絡線、１５は受イ３信号変換用
のテーブルである。

インクフェース回路１２はデータ出力部１２ａとドライ
バ１２ｂを有し、インクフェース回路１３はデータ入力
部１３ａとレシーバ１３ｂを有している。

〈作用〉 装置のイ：号出力端子Ｄｏと信号入力端子ＤＩ間を短絡
線１４で短絡する。プロセッサ１１は所定の信号を（Ｗ
号出力部１２ａを介して出力端子り。

より出力すると共に内蔵のＲＡＭＩ　１　ａに記憶し、
入力端子ＤＩからの（３号を信号入力部１３ａを介して
読み取り、読み取った信号あるいは該（：号に応じた信
号と前記ＲＡＭ１１ａに記憶してある信号とを比較し、
比較結果により入出力動作の正常／異常を検出する。

〈実施例〉 第１図は本発明にかかる入出力動作確認方法を説明する
ための装置のブロック図であり、第３図と同一部分には
同一符号を付している。

１１はデータ処理層のプロセッサ、１２はデータ送出用
のインタフェース回路、１３はデータ受信用のインタフ
ェース回路、１４は短絡線、１５は受信信号変換用のテ
ーブルである。

インタフェース回路１２は、図示しないが並列書き込み
／直列読出しが可能なシフトレジスタやボー・レート発
振器や伝送ＩＩ御部で構成されるデータ出力部１２′ａ
とドライバ１２ｂを有し、インタフェース回路１３は、
直列書き込み／並列読出しが可能なシフトレジスタやボ
ー・レート発振器や伝送制御部で構成されるデータ入力
部１３ａとレシーバ１３ｂを有し、それぞれデータバス
、アドレスバス、コントロールパスＤＢ、ＡＢ、ＣＢを
介してプロセッサ１１に接続されている。

短絡線１４は入出力動作確認の際に、信号出力端子（デ
ジタルデータ出力端子）ＤＯと信号入力端子（デジタル
データ入力端子）ＤＩ間を短絡する。

テーブル１５には、通常のデータ入出力時にインタフェ
ース回路１２から出力されるデータのデータフォーマッ
トとインタフェース回路１３に入力されるデータのデー
タフォーマットとから定まる受信データ変換用のデータ
が記憶されている。

たとえば、データ出力部１２ａが１キヤラクタ（８ビツ
トデータ）の前後に２・ピットのストップビットを付加
して直列転送するものとし、又データ入力部１３ａにキ
ャラクタデータの前後に２ピツトのストップビットが付
加されｔこ直列データが入力されるものとすれば、入出
力動作確認時にプロセッサ１１が送出するデータとプロ
セッサが受信するデータのデータフォーマットは一致す
るから受信データを変換する必要はなく、かかる場合に
は変換不要のデータがテーブルに記憶される。

しかし、データ出力部１２ａが１キヤラクタ（８ビツト
データ）の前後に２ビットのストップビットトを付加し
て直列転送するものとし、又データ入力部１３ａにキャ
ラクタデータの前後に１ビツトのストップビットが付加
された直列データが入力されるものとすれば、データフ
ォーマットが異なるから入出力動作確認時にプロセッサ
１１は受信データを変換する必要がある。すなわち、入
出力動作確認時にインタフェース回路１２が第３図（ａ
ｌに示すようにキャラクタデータＤＢの前後１こ２ピツ
トのストップビットＳＢを付加してインタフェース回路
１３に入力すると、該インタフェース回路１３は第３図
（ｂｌに示すように第２ビツト目のストップビットから
キャラクタデータの第７ビツト目迄（斜線部参照）をデ
ータとみなしてプロセッサに入力してしまう。このため
、各インクフェース回路１２，１３が正常に動作しても
記憶データと受信データの一致がとれない。そこで、た
とえば受信データを１ビツトシフトしてストップビット
を除去すると共に、最下位ビットに記憶データの最下位
ピットの内容を挿入するように変換する。かかる変換方
法を示すデータがテーブル１５に記憶されている。尚、
短絡される入出力インタフェースの組に応じていくつか
の変換データがテーブル１５に記憶されろ。

以下、第１図の動作を説明する。尚、通常のデータ入出
力時にはインタフェース回路１２は２ピツトのストップ
ビットを付加するものとし、インタフェース回路１３に
は１ビツトのストップビットが付加されたデータが入力
されるものとする。

（ａｌ入出力動作確認に際して装置の信号出力端子Ｄｏ
とイ＝号入力端子ＤＩ間を短絡線１４で短絡する。尚、
第１図の例では入力インタフェース回路と出力インタフ
ェース回路をそれぞれ１種類しか示していないがそれぞ
れ複数存在するものである。

（ｂｌプロセッサ１１は１キヤラクタ分の並列データ　
（たとえば８ビツト）をデータバスに、インタフェース
回路１２のアドレスをアドレスバスに、ライト信号をコ
ントロールパスに発生し、データをインタフェース回路
１２に入力すると共に、該８ビットデータを内蔵のＲＡ
Ｍ１１ａに記憶する。

Ｉｃ）これにより、並列データはデータ出力部１２ａの
図示しないシフトレジスタに一旦格納される。

一方、データ出力部１２ａの伝送制御部はシフＩ・レジ
スタにデータがセットされれば、まず所定長（例えば２
ビツト分）のストップビットを、ついでシフトレジスタ
から１ピツＩ・づつ直列的に８ビツトデータを、しかろ
後２ビット分のストップビットをそれぞれドライバ１２
ｂ１信号出力端子ＤＯを介して出力する。

（ｄ）信号出力端子ＤＯから出力された直列データは短
絡綿１４　、（：Ｅ号入力端子ＤＩ、レシーバ１３ｂを
介してデータ入力部１３ａに入力される。

Ｉｅｔａ列データが送出されてくると、データ入力部１
３　ａの伝送制御部は２ビツト目からボー・レート周波
数に同期してトータル８ビツトの入力データ　（第２の
ストップビットからデータの第７ビツト迄）をシフトレ
ジスタに直列的に格納する。

シフトレジスタにデータがセットされた後、プロセッサ
１１がアドレスバスとコントロールバス上にそれぞれイ
ンタフェース回路１３のアドレス信号とリード信号を発
生すれば、データバス上にシフトレジスタにｉｆＩ納さ
れている８ピツトの入力データが並列的に出力され、こ
れらデータはプロセッサ１１に取り込まれＲＡＭ１ｌａ
に格納されろ。

（ｆ）シかる後、プロセッサ１１はテーブル１５を参照
して受信データを１ピット左方向にシフトしてストップ
ビットを除去すると共に、最下位ビットに記憶データの
最下位ビットの内容を挿入する。

（ｇ）シかる後、変換により得られた８ピントデータと
前記ＲＡＭ１１ａに記憶してある８ビツトデークとを比
較し、比較結果により入出力動作の正常／異常を検出す
る。すなわち、一致していれば正常、不一致であれば異
常と判定する。

以下、同様に各入出力インタフェースについて同様のｆ
！認動作を行う。

尚、以上の例ではシリアルインタフェース回路に本発明
を適用した場合について説明した、本発明はかかる場合
に限らない。たとえば、オン／オフ信号を送り出すデジ
タルアウトプット回路（ＤＯ回路）とオン／オフ信号を
受信するデジタルインプット回路（Ｄ１回路）の動作確
認を同様に行う乙とができる。

〈発明の効果〉 思上本発明によれば、装置の信号出力端子と信号入力端
子間を短絡し、所定の４２号を信号出力部を介して前記
出力端子より出力すると共に記憶し、前記入力端子から
の信号を信号入力部を介して読み取り、読み取った信号
あるいは該信号に応じた信号と前記記憶してある信号と
を比較し、比較結果により入出力動作の正常／異常を検
出するように構成したから、外部装置を用いなくても入
出力動作の確認が行え、しかもオペレータの判断な（し
て自動的に動作確認を行うことができる。

【図面の簡単な説明】

第１図は本発明にかかる入出力動作確認方法を説明する
ための装置のブロック図、 第２図は受信データの変換を説明するための図、第３図
は従来方法を説明するためのデータ処理装置のブロック
である。 １１・・プロセッサ、 １２・・データ出力用のインタフェース回路、１３・・
データ受信用のインクフェース回路、１４・・短絡線、 １５・・受信（８号変換用のテーブル 特許出願人　　　　　　　　ファナック株式会社代理人
　　　　　　　　　　弁理士　　齋秤千幹第１図 Ｃｂ）　　　　　　　　　　　　　／　　”　　　　　
ノ　　　　：第６図

Claims (1)

1. 【特許請求の範囲】 装置の信号出力端子と信号入力端子間を短絡し、所定の
   信号を信号出力部を介して前記出力端子より出力すると
   共に記憶し、 前記入力端子からの信号を信号入力部を介して読み取り
   、読み取った信号あるいは該信号に応じた信号と前記記
   憶してある信号とを比較し、比較結果により入出力動作
   の正常／異常を検出することを特徴とする入出力動作確
   認方法。