JPS6366649A - 仮想記憶モ−ドにおける命令実行制御方式 - Google Patents
仮想記憶モ−ドにおける命令実行制御方式Info
- Publication number
- JPS6366649A JPS6366649A JP61211304A JP21130486A JPS6366649A JP S6366649 A JPS6366649 A JP S6366649A JP 61211304 A JP61211304 A JP 61211304A JP 21130486 A JP21130486 A JP 21130486A JP S6366649 A JPS6366649 A JP S6366649A
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- JP
- Japan
- Prior art keywords
- clock
- real
- address
- circuit
- sent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
実記憶モードと仮想記憶モードを持つ情報処理装置では
、仮想記憶モードで動作中は、仮想アドレスが非ページ
ング領域を指示していても、仮想記憶モードと同じ命令
実行時間で動作するが、仮想アドレスを実アドレスに変
換する必要が無いため、この変換時間を節減するように
実記憶モードと同じクロックをプロセッサに供給して、
命令実行時間を短縮した。
、仮想記憶モードで動作中は、仮想アドレスが非ページ
ング領域を指示していても、仮想記憶モードと同じ命令
実行時間で動作するが、仮想アドレスを実アドレスに変
換する必要が無いため、この変換時間を節減するように
実記憶モードと同じクロックをプロセッサに供給して、
命令実行時間を短縮した。
本発明は実記憶モードと仮想記憶モードで動作可能な情
報処理装置に係り、特に仮想記憶モードで動作時に仮想
アドレスが非ページング領域を指示している場合、実記
憶モード動作時と同じ命令実行時間となるようにした仮
想記憶モードにおける命令実行制御方式に関する。
報処理装置に係り、特に仮想記憶モードで動作時に仮想
アドレスが非ページング領域を指示している場合、実記
憶モード動作時と同じ命令実行時間となるようにした仮
想記憶モードにおける命令実行制御方式に関する。
仮想記憶モードを持った情報処理装置は、大きなアドレ
ス空間をプログラムで使用することが出来るが、仮想ア
ドレスを実アドレスに変換するのに多くの時間を必要と
する。従って、仮想記憶モ−ドにおいて、命令の実行時
間を出来るだけ短縮することが要望されている。
ス空間をプログラムで使用することが出来るが、仮想ア
ドレスを実アドレスに変換するのに多くの時間を必要と
する。従って、仮想記憶モ−ドにおいて、命令の実行時
間を出来るだけ短縮することが要望されている。
第４図は従来の仮想記憶制御方式を説明するブロック図
である。
である。
本例は仮想記憶がページ単位に分割されており、１ペー
ジが２にバイトであるものとすると、マイクロプロセッ
サ１からは２４ビツトの論理アドレス（仮想アドレス、
以後最上位ビットを２２３、最下位ビットを２°で表す
）が送出される。そして、上位１３ビツト２２３〜２１
１が論理ページアドレスで下位１１ビツト２ ＋ａ〜２
°がページ内アドレスとなる。
ジが２にバイトであるものとすると、マイクロプロセッ
サ１からは２４ビツトの論理アドレス（仮想アドレス、
以後最上位ビットを２２３、最下位ビットを２°で表す
）が送出される。そして、上位１３ビツト２２３〜２１
１が論理ページアドレスで下位１１ビツト２ ＋ａ〜２
°がページ内アドレスとなる。
本例は仮想記憶モードと実記憶モードの両方のモードで
動作することが可能であり、仮想記憶モードで動作する
時、通常論理アドレスを実アドレスに変換するため、公
知の通りハードウェアとしてＴ Ｌ Ｂ （Ｔｒａｎｓ
ｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）と
呼ばれる高速ＲＡＭで構成されたアドレス変換テーブル
ＴＬＢ ２が使用される。
動作することが可能であり、仮想記憶モードで動作する
時、通常論理アドレスを実アドレスに変換するため、公
知の通りハードウェアとしてＴ Ｌ Ｂ （Ｔｒａｎｓ
ｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）と
呼ばれる高速ＲＡＭで構成されたアドレス変換テーブル
ＴＬＢ ２が使用される。
このＴＬＢ２は２０４８個のエントリを持っており、前
記上位１３ビツトの論理ページアドレス２２′Ｊ〜２目
の内２２１〜２１１の１１ピントによりアドレッシング
される。そして、各エントリの内容は実ページアドレス
１１ビツトとタグ部３ビットから構成される。
記上位１３ビツトの論理ページアドレス２２′Ｊ〜２目
の内２２１〜２１１の１１ピントによりアドレッシング
される。そして、各エントリの内容は実ページアドレス
１１ビツトとタグ部３ビットから構成される。
このタグ部３ビットは、当該エントリの有効性又は無効
性を示すｌビットと、マイクロプロセッサ１が送出する
論理ページアドレスの２ ｚ＋、 ２２２の２ビ・ノ
ドと比較され、一致した時のみ該当エントリを有効とす
るための２ビツトとから構成される。
性を示すｌビットと、マイクロプロセッサ１が送出する
論理ページアドレスの２ ｚ＋、 ２２２の２ビ・ノ
ドと比較され、一致した時のみ該当エントリを有効とす
るための２ビツトとから構成される。
従って、比較回路３によりマイクロプロセッサ１が送出
した論理アドレスの内の２ ｚ、＋、 ２ ｚｚの２
ビツトとＴ Ｌ Ｂ ２のタグ部から送出された２ビツ
トが一致し、且つタグ部の有効性／無効性を示す１ビツ
トがエントリの有効性を示しており、選択されたＴＬＢ
２のエントリが有効と判定された場合、ＴＬＢ２からマ
ルチプレクサ４を経て実ページアドレス１１ビツト２ｚ
＋〜２目がレジスタ５の実ページアドレス領域に送出さ
れ、マイクロプロセッサ１から送出されるページ内アド
レス１１ビット２１０〜２°がレジスタ５のページ内ア
ドレス領域に入り、ここで２２ビツトの実アドレスが構
成され、主記憶６に送出されて、主記憶６がアクセスさ
れる。
した論理アドレスの内の２ ｚ、＋、 ２ ｚｚの２
ビツトとＴ Ｌ Ｂ ２のタグ部から送出された２ビツ
トが一致し、且つタグ部の有効性／無効性を示す１ビツ
トがエントリの有効性を示しており、選択されたＴＬＢ
２のエントリが有効と判定された場合、ＴＬＢ２からマ
ルチプレクサ４を経て実ページアドレス１１ビツト２ｚ
＋〜２目がレジスタ５の実ページアドレス領域に送出さ
れ、マイクロプロセッサ１から送出されるページ内アド
レス１１ビット２１０〜２°がレジスタ５のページ内ア
ドレス領域に入り、ここで２２ビツトの実アドレスが構
成され、主記憶６に送出されて、主記憶６がアクセスさ
れる。
この命令が主記憶６からデータの読出しを指示する主記
憶リード命令であると、主記憶６から読出されたデータ
は、ＥＣＣ回路７を経て誤りを訂正された後マイクロプ
ロセッサ１に送出される。
憶リード命令であると、主記憶６から読出されたデータ
は、ＥＣＣ回路７を経て誤りを訂正された後マイクロプ
ロセッサ１に送出される。
クロック制御回路８はマイクロプロセッサ１以外のハー
ドウェアの動作に必要な基準クロックをＡを経て供給し
、マイクロプロセッサ１にはマイクロプロセッサ１が指
示する仮想記憶モードか、実記憶モードかにより基準ク
ロックから分周したＭＰＵクロックを選択して送出する
と共に、マルチプレクサ４の切替信号を送出する。
ドウェアの動作に必要な基準クロックをＡを経て供給し
、マイクロプロセッサ１にはマイクロプロセッサ１が指
示する仮想記憶モードか、実記憶モードかにより基準ク
ロックから分周したＭＰＵクロックを選択して送出する
と共に、マルチプレクサ４の切替信号を送出する。
第５図は仮想記憶モードにおけるタイムチャートである
。
。
クロツタ制御回路８はマイクロプロセッサ１から仮想記
憶モードが通知されると、論理アドレスが送出されてか
ら、主記憶６よりデータがマイクロプロセッサ１に送出
されるまで、基準クロックの８周期分、即ぢ８τ必要な
ため、マイクロプロセッサ１には、ＭＰＵクロツタを論
理アドレス送出から８τ後に送出し、マルチプレクサ４
をＴＬ、Ｂ ２側に切替える。
憶モードが通知されると、論理アドレスが送出されてか
ら、主記憶６よりデータがマイクロプロセッサ１に送出
されるまで、基準クロックの８周期分、即ぢ８τ必要な
ため、マイクロプロセッサ１には、ＭＰＵクロツタを論
理アドレス送出から８τ後に送出し、マルチプレクサ４
をＴＬ、Ｂ ２側に切替える。
この間に前記の如（論理アドレス２２３〜２０がＴＬＢ
２に送出され、Ｔ １．、 Ｂリードデータに示す如
く、最初は不定状態があり、しばらくしてデータが読出
され、マルチプレクサ４に送出される。
２に送出され、Ｔ １．、 Ｂリードデータに示す如
く、最初は不定状態があり、しばらくしてデータが読出
され、マルチプレクサ４に送出される。
そして、実アドレスに示す如く、レジスタ５の実ページ
アドレス領域に送出されたＴＬＢリードデータは、レジ
スタ５のページ内アドレス領域に格納された論理アドレ
スＱＩＯ〜２°と合成され、前記同揉に２２ビツトの実
アドレスが構成されて主記憶６に送出される。
アドレス領域に送出されたＴＬＢリードデータは、レジ
スタ５のページ内アドレス領域に格納された論理アドレ
スＱＩＯ〜２°と合成され、前記同揉に２２ビツトの実
アドレスが構成されて主記憶６に送出される。
従って、主記憶リードデータに示す如きタイミングで読
出されたデータが、ＥＣＣ回路７を経て誤りを訂正され
、マイクロプロセッサ１に入力する。
出されたデータが、ＥＣＣ回路７を経て誤りを訂正され
、マイクロプロセッサ１に入力する。
第６図は実記憶モードにおけるタイムチャートである。
クロック制御回路８はマイクロプロセッサ１から実記憶
モードが通知されると、論理アドレスが送出されてから
、主記憶６よりデータがマイクロプロセッサ１に送出さ
れるまで、基準クロックの６周期分、即ち６τ必要なた
め、マイクロプロセッサ１には、ＭＰＵクロックを論理
アドレス送出から６τ後に送出し、マルチプレクサ４を
マイクロプロセッサ“１側に切替える。
モードが通知されると、論理アドレスが送出されてから
、主記憶６よりデータがマイクロプロセッサ１に送出さ
れるまで、基準クロックの６周期分、即ち６τ必要なた
め、マイクロプロセッサ１には、ＭＰＵクロックを論理
アドレス送出から６τ後に送出し、マルチプレクサ４を
マイクロプロセッサ“１側に切替える。
マイクロプロセッサ１が送出する論理アドレス２４ビツ
トは、そのまま実アドレスとなる。マルチプレクサ４は
論理アドレス２２３〜２１をレジスタ５の実ページアド
レス領域に送出する。又、マイクロプロセッサｌが送出
する論理アドレスの下位１１ビツト２１０〜２°はレジ
スタ５０ページ内アドレス領域に入力し、実アドレスに
示す如く、合成されて主記憶６に送出される。
トは、そのまま実アドレスとなる。マルチプレクサ４は
論理アドレス２２３〜２１をレジスタ５の実ページアド
レス領域に送出する。又、マイクロプロセッサｌが送出
する論理アドレスの下位１１ビツト２１０〜２°はレジ
スタ５０ページ内アドレス領域に入力し、実アドレスに
示す如く、合成されて主記憶６に送出される。
従って、生能ｔαリードデータに示す如きタイミングで
読出されたデータがＥＣＣ回路７を経てマイクロプロセ
ッサ１に入力する。
読出されたデータがＥＣＣ回路７を経てマイクロプロセ
ッサ１に入力する。
第６図の場合は、第５図に示すＴＬＢリードデータに要
する時間が不要なため、２τ分少ない時間でマイクロプ
ロセッサ１は必要とするデータを読出すことが出来る。
する時間が不要なため、２τ分少ない時間でマイクロプ
ロセッサ１は必要とするデータを読出すことが出来る。
上記の如く、仮想記憶モードではＴＬＢをアクセスする
時間が必要なため、主記憶リード命令実行において、実
記憶モードよりも２τ余計に時間がかかる。ところが、
仮想記憶モードでも、アドレス変換されない領域、即ち
、非ページング領域のアクセスには、ＴＬＢをアクセス
する必要が無い。
時間が必要なため、主記憶リード命令実行において、実
記憶モードよりも２τ余計に時間がかかる。ところが、
仮想記憶モードでも、アドレス変換されない領域、即ち
、非ページング領域のアクセスには、ＴＬＢをアクセス
する必要が無い。
この場合、実記憶モードと同様に論理アドレスがそのま
ま実アドレスとなり、主記憶がアクセスされる。しかし
、クロック制御回路はマイクロプロセッサから指示され
るモード信号のみで、ＭＰＵクロックを選択するため、
非ページング８ＮＭアクセス時のＴＬＢアクセス不要の
際も、マイクロプロセッサにはＭＰＵクロックが命令開
始から８τ経過しないと供給されず、命令実行時間の短
縮を図ることが出来ないという問題がある。
ま実アドレスとなり、主記憶がアクセスされる。しかし
、クロック制御回路はマイクロプロセッサから指示され
るモード信号のみで、ＭＰＵクロックを選択するため、
非ページング８ＮＭアクセス時のＴＬＢアクセス不要の
際も、マイクロプロセッサにはＭＰＵクロックが命令開
始から８τ経過しないと供給されず、命令実行時間の短
縮を図ることが出来ないという問題がある。
本発明はこのような問題点に鑑み、仮想記憶モードの場
合でも、非ページング領域アクセス時は、実記憶モード
と同じ命令実行時間となるように、ＭＰＵクロックの供
給を制御しようとするものである。
合でも、非ページング領域アクセス時は、実記憶モード
と同じ命令実行時間となるように、ＭＰＵクロックの供
給を制御しようとするものである。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
第１図は第４図にデコーダ１０を追加し、クロック制御
回路９にデコーダ１０の出力により、実記憶モードと同
じＭ Ｐ Ｕクロックを送出する機能を追加したもので
ある。
回路９にデコーダ１０の出力により、実記憶モードと同
じＭ Ｐ Ｕクロックを送出する機能を追加したもので
ある。
デコーダ１０は例えば論理アドレスのＯＫバイトから８
にバイトまでの空間が非ページング領域の場合には、論
理アドレスの２２３〜２１３が総て“０′″であること
を検出し、クロック制御回路９に非ページング領域信号
を送出して、実記憶モード時と同じ６τのＭＰＵクロッ
クを送出させる構成とする。
にバイトまでの空間が非ページング領域の場合には、論
理アドレスの２２３〜２１３が総て“０′″であること
を検出し、クロック制御回路９に非ページング領域信号
を送出して、実記憶モード時と同じ６τのＭＰＵクロッ
クを送出させる構成とする。
（作用〕
上記構成とすることにより、デコーダ１０は仮想記憶モ
ードであっても、非ページング領域アクセス時には、ク
ロック制御回路９に指示して、実記憶モードと同じＭＰ
Ｕクロックを、マイクロプロセッサｌに供給することが
出来るため、命令実行時間の短縮を実現することが出来
る。
ードであっても、非ページング領域アクセス時には、ク
ロック制御回路９に指示して、実記憶モードと同じＭＰ
Ｕクロックを、マイクロプロセッサｌに供給することが
出来るため、命令実行時間の短縮を実現することが出来
る。
第１図において、１〜７の動作は第４図と同様である。
デコーダ１０はマイクロプロセッサｌが送出した論理ア
ドレスの２２３〜２１３が総て“Ｏ″の場合、“１”を
クロック制御回路９に送出する。
ドレスの２２３〜２１３が総て“Ｏ″の場合、“１”を
クロック制御回路９に送出する。
第２図はクロック制御回路９の−・０１１を示すブＩコ
ツク図である。
ツク図である。
基準クロックは２分周回路１１で分周され、３分周／４
分周回路１２に入る。マイクロプロセッサ１から実記憶
モード時には実記憶モード信号として′１″が端子Ｂか
らＯＲ回路１３に入り、マルチプレクサ切替信号として
、マルチプレクサ４に送出されると共に、３分周／４分
周回路１２に送出される。
分周回路１２に入る。マイクロプロセッサ１から実記憶
モード時には実記憶モード信号として′１″が端子Ｂか
らＯＲ回路１３に入り、マルチプレクサ切替信号として
、マルチプレクサ４に送出されると共に、３分周／４分
周回路１２に送出される。
ＯＲ回路１３の出力“１″により、３分周／４分周回路
１２は３分周回路が動作し、ＭＰｔＪクロックとしては
２分周回路１１と合わせて基準クロックを６分周したク
ロックが送出され、マルチプレクサ４はマイクロプロセ
ッサ１側に切替えられる。
１２は３分周回路が動作し、ＭＰｔＪクロックとしては
２分周回路１１と合わせて基準クロックを６分周したク
ロックが送出され、マルチプレクサ４はマイクロプロセ
ッサ１側に切替えられる。
又、マイクロプロセッサ１から仮想記憶モード時には“
Ｏ”が端子ＢからＯＲ回路１３に入力し、３分周／４分
周回路１２はＯＲ回路１３の出力が“０″のため、４分
周回路が動作する。
Ｏ”が端子ＢからＯＲ回路１３に入力し、３分周／４分
周回路１２はＯＲ回路１３の出力が“０″のため、４分
周回路が動作する。
従って、ＭＰＵクロックとしては基小クロックを８分周
したクロックが送出され、マルチプレクサ４はＴＬＢ２
側に切替えられる。
したクロックが送出され、マルチプレクサ４はＴＬＢ２
側に切替えられる。
デコーダ１０からは非ページング領域信号として“１＃
がＯＲ回路１３に入力する。従って、３分周／４分周回
路１２は３分周回路が動作し、Ｍ ＰＵクロックとして
は基準クロックを６分周したクロックが送出され、マル
チプレクサ４はマイクロプロセッサ１側に切替えられる
。
がＯＲ回路１３に入力する。従って、３分周／４分周回
路１２は３分周回路が動作し、Ｍ ＰＵクロックとして
は基準クロックを６分周したクロックが送出され、マル
チプレクサ４はマイクロプロセッサ１側に切替えられる
。
第３図は第１図の動作を説明するタイムチャートである
。
。
マイクロプロセッサＩは第２図に示すクロック制御回路
９の端子Ｂに“０”を送出し、ＭＰＵクロック■の立ち
下がりで論理アドレス２２３〜２ Ｉ＋と論理アドレス
２１０〜２°を送出する。デコーダ１０は非ページング
領域信号に示す如く、“１′をクロック制′４１１１回
路９に送出する。
９の端子Ｂに“０”を送出し、ＭＰＵクロック■の立ち
下がりで論理アドレス２２３〜２ Ｉ＋と論理アドレス
２１０〜２°を送出する。デコーダ１０は非ページング
領域信号に示す如く、“１′をクロック制′４１１１回
路９に送出する。
従って、クロック制御回路９は第２図で説明した如く、
ＭＰＵクロック■から６τ後のＭ Ｐ Ｌｌクロック■
を■の代わりに送出する。マルチプレクサ４はクロック
制御回路９が送出する“１”により、マルチプレクサ１
が送出する論理アドレス２２３〜２目をレジスタ５の実
ページアドレス領域に送出する。
ＭＰＵクロック■から６τ後のＭ Ｐ Ｌｌクロック■
を■の代わりに送出する。マルチプレクサ４はクロック
制御回路９が送出する“１”により、マルチプレクサ１
が送出する論理アドレス２２３〜２目をレジスタ５の実
ページアドレス領域に送出する。
従って、レジスタ５において実アドレスに示す如く、論
理アドレス２１０〜２°と合成された実アドレスが主記
憶６に送出され、主記憶リードデータに示す如きタイミ
ングで続出されたデータが、ＥＣＣ回路７を経て誤りを
訂正され、マイクロプロセッサｌに入力する。
理アドレス２１０〜２°と合成された実アドレスが主記
憶６に送出され、主記憶リードデータに示す如きタイミ
ングで続出されたデータが、ＥＣＣ回路７を経て誤りを
訂正され、マイクロプロセッサｌに入力する。
以上説明した如く、本発明は仮想記憶モードであっても
、非ページング領域アクセス時には、実記１ａモードと
同じ命令実行時間で済み、全体として命令実行時間を短
縮することが出来る。
、非ページング領域アクセス時には、実記１ａモードと
同じ命令実行時間で済み、全体として命令実行時間を短
縮することが出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図はクロック制御回路の一例を示すブロック図、
第３図は第１図の動作を説明するタイムチャー（−３第
４図は従来の仮想記憶制御方式を説明するブロック図、 第５図は仮想記憶モードにおけるタイムチャート、第６
図は実記憶モードにおけるタイムチャートである。 図において、 １はマイクロプロセッサ、 ２はＴＬＢ、 ３は比較回路、４はマルチプレ
クサ、５はレジスタ、 ６は主記憶、 ７はＥＣＣ回路、８．９はクロ
ック制御回路、 １０はデコーダ、 １１は２分周回路、１２は３分
周／４分周回路、 １３はＯＲ回路である。 竿 ２ の ≧１ （ＱコＣ）雫カイＦ上づＬ月月Ｔるクイ・乙・づ
εマートイ疋オ％カ偏問：ａ−ｚ’ｒ灸伽１会ｐ方式Σ
υ色り月ちフ′ｂソノ２平Ｌ ２ 侑想記′童モー１葺几（アシタイムチャート華 Ｓ 回
４図は従来の仮想記憶制御方式を説明するブロック図、 第５図は仮想記憶モードにおけるタイムチャート、第６
図は実記憶モードにおけるタイムチャートである。 図において、 １はマイクロプロセッサ、 ２はＴＬＢ、 ３は比較回路、４はマルチプレ
クサ、５はレジスタ、 ６は主記憶、 ７はＥＣＣ回路、８．９はクロ
ック制御回路、 １０はデコーダ、 １１は２分周回路、１２は３分
周／４分周回路、 １３はＯＲ回路である。 竿 ２ の ≧１ （ＱコＣ）雫カイＦ上づＬ月月Ｔるクイ・乙・づ
εマートイ疋オ％カ偏問：ａ−ｚ’ｒ灸伽１会ｐ方式Σ
υ色り月ちフ′ｂソノ２平Ｌ ２ 侑想記′童モー１葺几（アシタイムチャート華 Ｓ 回
Claims (1)
- 【特許請求の範囲】 実記憶モードと仮想記憶モードを持つ情報処理装置にお
いて、 仮想アドレスが非ページング領域を示していることを検
出するデコーダ（１０）と、 該デコーダ（１０）の出力によりプロセッサ（１）に実
記憶モード動作時と同じクロックを供給するクロック制
御回路（９）とを設け、 仮想記憶モードで動作中であっても、仮想アドレスが非
ページング領域を指示していた場合、プロセッサ（１）
には実記憶モードと同じクロックを供給することを特徴
とする仮想記憶モードにおける命令実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211304A JPS6366649A (ja) | 1986-09-08 | 1986-09-08 | 仮想記憶モ−ドにおける命令実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211304A JPS6366649A (ja) | 1986-09-08 | 1986-09-08 | 仮想記憶モ−ドにおける命令実行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6366649A true JPS6366649A (ja) | 1988-03-25 |
| JPH0546582B2 JPH0546582B2 (ja) | 1993-07-14 |
Family
ID=16603725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61211304A Granted JPS6366649A (ja) | 1986-09-08 | 1986-09-08 | 仮想記憶モ−ドにおける命令実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293484A (ja) * | 2007-04-27 | 2008-12-04 | Panasonic Corp | バッファメモリ共有装置 |
-
1986
- 1986-09-08 JP JP61211304A patent/JPS6366649A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293484A (ja) * | 2007-04-27 | 2008-12-04 | Panasonic Corp | バッファメモリ共有装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546582B2 (ja) | 1993-07-14 |
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