JPS6366972A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関し
、さらに詳しくは、紫外線消去、電気的書き込み可能な
読みだし専用の半導体記憶装置およびその製造方法に関
する。

［従来の技術］ 紫外線消去、電気的書き込み可能な読みだし専用の半導
体記・ｌ装置は、従来より種々の電気的装置あるいは電
子計算間等の記憶装置として用いられている。この電気
的書き込み可能な読みだし専用の半導体記ｍ装置は、多
結晶シリコンのフローティングゲートを有しており、こ
の多結晶シリコンのフローティングゲートの上に、書き
込み用のコントロールゲートを有している。このような
構造の半導体記憶装置において、その集積度が上げられ
て来ると横方向の長さの縮小に対して縦方向の長さの縮
小が困難となり、必要な特性の記憶装置を設計するのが
困難となる。

そこでコントロールゲートをフローティングゲートの横
に配置し、このような欠点を除いた半導第４図は、この
例である。図において、４１は基板でありゲート酸化膜
４５を介して、多結晶シリコンのコントロールゲート４
２および多結晶シリコンのフローティングゲート４３が
形成されている。また基板４１内には、不純物領域４７
゜４８が設けられており、それぞれンース、ドレインと
して働く。

このような構造の半導体記憶装置とすることにより、縦
方向の寸法の縮小が可能となり、必要な特性の記憶装置
の設計が容易となる ［発明が解決しようとする問題点］ ところが、このような記憶装置では、各７０−テイング
グ−１〜をそれぞれ別々に作るため、その製造効率が必
ずしも高いものではなく、また集積度もそれほど高くは
出来ないという問題点を有していた。

この発明は、このような点に鑑みて為されたものであり
、製造効率の高い、また集積度をきわめて高くすること
が出来る紫外線消去、電気的書き込み可能な読みだし専
用の半導体記憶装置を提供することを目的とする。

［問題点を解決するための手段］ 上述の問題点を解決するため、この発明においては、コ
ントロールゲートとフローティングゲートを、拡散層領
域に対して対称的に配置したことを特徴とする。

［作用］ このように構成することによって、製造効率の高い、ま
た集積度の高い半導体記憶装置を提供することが出来る
。

［実施例］ 第１図、第２図は、この発明の実施例を示す図であり、
第１図（ａ＞は、第２図（ｂ）に示す平面図のＡ−Ａ線
に沿った断面図である。また第２図は、この発明による
半導体記憶装置の製造方法を示す図である。

はじめに、第２図を用いてこの発明による半導体記憶装
置の製造方法を説明する。まず、Ｐ型基板６を用意し、
第１図＜ｂ）に７として示した素子分離酸化膜を作成す
る。（第２図には示されていない）。次に、Ｐ型基板６
を熱酸化してゲート酸化膜２を作る。このゲート酸化膜
２としては、窒化膜を用いることも出来る。そして、こ
のゲート酸化膜２上に多結晶シリコン１を堆積させ、Ｎ
型不純物を混入した後、コントロールゲートとフローテ
ィングゲートを形成する領域のみに、レジスト９を形成
する。（第２図（１）参照）。

このレジスト９をマスクとして多結晶シリコン１をエツ
チングする。エツチング後、レジスト９を除去し、パタ
ーニングされた多結晶シリコン１に対し層間絶縁膜１０
を設ける。層間絶縁膜１０としては、多結晶シリコン１
を熱酸化して得られるシリコン酸化膜の外、シリコン窒
化膜等の伯の絶縁膜であってよい。この層間絶縁膜１０
上に、その後フローティングゲートとして用いる多結晶
シリコン３を堆積させ、多結晶シリコン３に対し、Ｎ型
不純物を混入させる。（第２図（２）参照）。

この基板に対し、マスクなしでエツチングを行なう（異
方性エツチング）。このエツチングによれば、多結晶シ
リコン３の縦方向エツチング速度とティングゲートとし
て用いる領域３１を形成することが出来る。このフロー
ティングゲート３１を含めて絶縁膜１１を作成する（第
２図（３）参照）この絶縁膜１１を形成した基板に対し
、レジスト１２を設け、多結晶シリコン１を窓部１５に
よって２領域に分けるようにエツチングする（第２図（
４）参照）。

エツチングの結果、多結晶シリコンをコントロールゲー
トとして用いる２つの領域２１．２１に分けられる。レ
ジスト１２を除去後、多結晶シリコンの７０−ティング
ゲート３１．３１．コントロールゲート２１，２１をマ
スクとして、Ｎ型不純物をイオン化して打ち込み、熱処
理工程によって拡散し、Ｎ型拡散層４，５を構成する。

このＮ型拡散層４および５はソース又はドレインとして
働く。即ちへ型拡散層４をソースとして働かせる場合Ｎ
型拡散層５はドレインとして働き、逆にＮ型拡散層５を
ソースとして働かせる場合、Ｎ型拡散層４はドレインと
して働く（第２図（５）参照）最後に、層間絶縁層１６
を設けて半導体記憶装置を完成する（第１図参照）。

第１図に示す半導体記憶装置では、ざらに、アルミ配線
１４を設（プ、コンタクトホール８を介して、コントロ
ールゲートの電極引出しを行なう。

こ Ｉ第１図（２）に示すように、Ｎ型拡散層４，５は、平
面上にたて方向に連なっており、コントロールゲート２
１，２１は、素子分離酸化膜７の上でコンタクトホール
８でアルミ配線１４で横方向に接続されている。

このような構成で、横方向のアルミ配線１４と拡散層４
，５を１本づつ選ぶことによって、ただ１つの記憶装置
が選択される。この動作は、第１図（ａ）の点線で囲ま
れた領域Ｃで行なわれる。

フローティングゲートとしての多結晶シリコン３１．３
１に電子を注入するには（プログラム等を書き込む場合
）、拡散層５を高電圧、例えば１０Ｖ程度とし、拡散層
４をＯ電位に落とす。他の拡散層４，５については、選
択された素子の右側全部の拡散層４，５は、仝てＯ電位
に落とし、左側に対しては、全ての拡散層４，５をフロ
ーティングとする。コントロールゲート２１，２１にア
ルミ配線１４を通じて、高電圧例えば１５Ｖ程度を与え
る。これにより、選択された記憶装置のフローティング
ゲート３１に、拡散層５の近傍で発生した熱電子が、ゲ
ート酸化膜２を通してフローティングゲート３１．３１
に注入される。これは、コントロールゲート２１にかか
った高電圧によって、フローティングゲート３１に電位
が誘起され、この電位によってゲート酸化膜２中に電界
が発生され、この電界によって熱電子がフローティング
ゲートに注入されることによる。

情報を読み出す場合は、１本のアルミ配線１４を選択し
、拡散層４に適当な、例えば２Ｖの電位を与え、拡散層
５をＯ電位に落す。他の部分の拡散層４，５に関しては
、右側については全てフローティングとして、左側につ
いては、全てＯ電位に落す。選択された記憶装置のフロ
ーティングゲート多結晶シリコン３１に電子が注入され
ているか、いないかで電流量の差が生じ、情報となる。

また、注入された電子を消去するには紫外線照射を行な
えば良い。

第３図は、本発明の他の実施例の平面図である。

第３図において、コントロールゲート２１が横方向に伸
び、たて方向にはアルミ配線１４が伸び、このアルミ配
線１４に層間絶縁膜１３に設けたコンタクト８を介して
、拡散層４，５がそれぞれ接続されている。

電子の注入を行なう場合には、コントロールゲート２１
をただ１本選択し、それを高電圧、例えば１５Ｖとし、
拡散層５に接続しているアルミ配線１４を１本選択し、
それを例えばＩＯＶとし、その他の拡散層５と拡散層４
に接続しているアルミ配線を全てＯ電位とすると、熱電
子が選択された記憶装置のフローティングゲートに注入
される。

情報の読み出しを行なう場合には、コントロールゲート
２１をただ１本選択して、拡散層４と接続しているアル
ミ配線１４を１本選択し、それをおる程度の電圧、例え
ば２Ｖとし、選択された以外の拡散層４と拡散層５の全
てをＯ電位とすると、選択された記憶装置のフローティ
ングゲート３１に電子が注入されているか、否かで流れ
る電流量に差が生ずるので、これを情報とする。紫外線
によって、消去が行ないうろことは、前と同様である。

なお、Ｂ−Ｂ−に沿った断面図は、第１図（１）に対応
する。この実施例の場合、長い配線である配線１４をア
ルミニウムで構成しており、その抵抗値を小さくできる
ことから好都合である。

［発明の効果］ 以上述べたように、この発明によれば、コントロールゲ
ートと該コントロールゲートの片側４部にフローティン
グゲートを配置し、拡散層領域をはさんで、前記コント
ロールゲートとフローティングゲートの組合せを対称的
に複数個配置したことにより、集積密度を上げることが
できる。

また、７０−ティングゲートは、多結晶シリコン層３の
異方性エツチングのみによって得ることができ、しかも
、両側にフローティングゲートとなる領域が設けられた
多結晶シリコン層１の中央部のみのエツチングによって
、その両側に２つの記憶装置領域を形成することができ
るので、製造工程の簡単化が可能であり、経費の節減が
可能となる。

さらに、対称的に配置した構造としたので、配線を容易
にすることができる。

【図面の簡単な説明】

第１図は、この発明による半導体記憶装置の１実施例を
示す図、第２図は、この発明による半導体記憶装置の製
造方法を示す図、第３図は、この発明の伯の実施例を示
す図、第４図は、従来例を示す図である。 １・・・多結晶シリコン層、２・・・ゲート酸化膜３・
・・多結晶シリコン ４・・・Ｎ型拡散層（ドレイン） ５・・・Ｎ型拡散層（ソース） ６・・・基板　　　　　　　７・・・素子分離酸化膜８
・・・コンタクトホール、９・・・レジスト１０・・・
層間絶縁膜　　　１１・・・絶縁膜１２・・・レジスト
、　　　１６・・・層間絶縁層、２１・・・コントロー
ルゲート ３１・・・フローティングゲート 第１図 第４図 （ｌン 第２図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に、多結晶シリコンよりなるコント
   ロールゲートと、該コントロールゲートの片側側部に多
   結晶シリコンよりなるフローティングゲートを配置し、
   半導体基板とは逆の導電型の拡散層領域を介して前記コ
   ントロールゲートとフローティングゲートの組合せを対
   称的に複数配置した記憶装置。
2. （２）半導体機板上にゲート絶縁膜を介して第１の多結
   晶シリコン層を形成する工程と、該第１の多結晶シリコ
   ン層をエッチングして、後にコントロールゲートを形成
   する領域を形成する工程と、このエッチングによつてパ
   ターニングされた第１の多結晶シリコン領域上に層間絶
   縁膜を形成した後、フローティングゲートとなる第２の
   多結晶シリコンゲートを形成する工程と、異方性エッチ
   ングを行なうことによって、パターニングされた第１の
   多結晶シリコン領域の側部にフローティングゲートを形
   成する工程と、パターニングされた前記第１の多結晶シ
   リコンの中央部をエッチングして、２つのコントロール
   ゲート領域を形成する工程とより成る半導体記憶装置の
   製造方法。