JPS6367012A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS6367012A JPS6367012A JP61212175A JP21217586A JPS6367012A JP S6367012 A JPS6367012 A JP S6367012A JP 61212175 A JP61212175 A JP 61212175A JP 21217586 A JP21217586 A JP 21217586A JP S6367012 A JPS6367012 A JP S6367012A
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- JP
- Japan
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- inverter
- circuit
- output
- gate
- transmission gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はフリップフロップ回路に関する。
［従来の技術］
第４図は第１の従来例の遅延形フリップフロップ回路の
回路図であり、第５図は第４図の回路の各部波形を示す
タイミング・チャートである。
回路図であり、第５図は第４図の回路の各部波形を示す
タイミング・チャートである。
第４図において、ＱｌとＱ２はそれぞれ並列形態のｐヂ
ャンネルＭＯ８形電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴという。）とｎチャンネルＭＯ８Ｆ’ＥＴであり
、各ＭＯ８ＰＥＴＱ、とＱ、の各ソース及びドレインが
それぞれともに接続され、伝送ゲートＴＧ、を形成して
いる。また、Ｑ３とＱ、 、 、 Ｑ５とＱ、、Ｑ７と
Ｑ８はそれぞれ上記ＭＯ８ＦＥＴＱＩとＱ、で形成され
た伝送ゲートＴＧ、と同一の構成と機能を有する伝送ゲ
ートＴＧ２．ＴＧ３及びＴＧ。
ャンネルＭＯ８形電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴという。）とｎチャンネルＭＯ８Ｆ’ＥＴであり
、各ＭＯ８ＰＥＴＱ、とＱ、の各ソース及びドレインが
それぞれともに接続され、伝送ゲートＴＧ、を形成して
いる。また、Ｑ３とＱ、 、 、 Ｑ５とＱ、、Ｑ７と
Ｑ８はそれぞれ上記ＭＯ８ＦＥＴＱＩとＱ、で形成され
た伝送ゲートＴＧ、と同一の構成と機能を有する伝送ゲ
ートＴＧ２．ＴＧ３及びＴＧ。
である。
入力端子Ｑｒ＋はＭＯ８ＦＥＴＱ、及びＱ、の各ソース
に接続され、ＭＯＳ’ＦＥＴＱ、及びＱ、の各ドレイン
はＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３及びＱ４の各ドレイン
に接続されるとともに、インバータ■■１を介してＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ６及びＱ６の各ソース、並びに
インバータＩＶ、を介し７Ｍ０ＳＦＥＴＱ３及びＱ４の
ソースに接続される。クロック入力端子ＣＫはＭＯＳ
Ｐ Ｅ Ｔ Ｑ ２のゲート及びＭＯ９ＦＥＴＱ３のゲ
ートに接続されるとともに、ＭＯ９ＦＥＴＱｅのゲート
及びＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ？のゲートに接続され
、反転クロック入力端子丁は、ＭＯ８ＦＥＴＱＩＭＣ）
ＳＦＥＴＱ、、ＭＯ８Ｆ’ＥＴＱ、、及びＭＯ！ｌ；Ｆ
’ＥＴＱ８の各ゲートに接続される。さらに、ＭＯ８Ｆ
ＥＴＱ５及びＱ８の各ドレインは、ＭＯＳ ＦＥＴ Ｑ
？及びＱ８の各ドレインに接続されるとともに、イン
バータ■■３を介して出力端子Ｑｎ＋１に接続され、さ
らに、この出力端子Ｑｎ＋１はインバータＩＶ、を介し
てＭＯＳＦ’ＥＴＱ７及びＱ８の各ソースに接続される
。
に接続され、ＭＯＳ’ＦＥＴＱ、及びＱ、の各ドレイン
はＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３及びＱ４の各ドレイン
に接続されるとともに、インバータ■■１を介してＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ６及びＱ６の各ソース、並びに
インバータＩＶ、を介し７Ｍ０ＳＦＥＴＱ３及びＱ４の
ソースに接続される。クロック入力端子ＣＫはＭＯＳ
Ｐ Ｅ Ｔ Ｑ ２のゲート及びＭＯ９ＦＥＴＱ３のゲ
ートに接続されるとともに、ＭＯ９ＦＥＴＱｅのゲート
及びＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ？のゲートに接続され
、反転クロック入力端子丁は、ＭＯ８ＦＥＴＱＩＭＣ）
ＳＦＥＴＱ、、ＭＯ８Ｆ’ＥＴＱ、、及びＭＯ！ｌ；Ｆ
’ＥＴＱ８の各ゲートに接続される。さらに、ＭＯ８Ｆ
ＥＴＱ５及びＱ８の各ドレインは、ＭＯＳ ＦＥＴ Ｑ
？及びＱ８の各ドレインに接続されるとともに、イン
バータ■■３を介して出力端子Ｑｎ＋１に接続され、さ
らに、この出力端子Ｑｎ＋１はインバータＩＶ、を介し
てＭＯＳＦ’ＥＴＱ７及びＱ８の各ソースに接続される
。
以上のように構成した第４図の遅延形フリップフロップ
回路の真理値表は第１表の通りであり、この回路の動作
について第５図のタイミングチャートを参照して説明す
る。クロック信号ＣＫがローレベル（以下、Ｌという。
回路の真理値表は第１表の通りであり、この回路の動作
について第５図のタイミングチャートを参照して説明す
る。クロック信号ＣＫがローレベル（以下、Ｌという。
）であり、反転クロック信号ばかハイレベル（以下、Ｈ
という。）のとき、伝送ゲー）ＴＧ、及びＴＧ、がオン
となり、一方伝送ゲートＴ Ｇ ２及びＴ Ｇ ３がオ
フとなる。従って、入力端子Ｑｎに人力された信号が伝
送ゲートＴＧ、を介してインバータＩＶ＋に入力され、
インバークＩ Ｖ ＋で反転されて伝送ゲートＴＧ３の
ソースに入力され、さらにインバータＩＶ、で反転され
て伝送ゲートＴ Ｇ ２のソースに入力される。
という。）のとき、伝送ゲー）ＴＧ、及びＴＧ、がオン
となり、一方伝送ゲートＴ Ｇ ２及びＴ Ｇ ３がオ
フとなる。従って、入力端子Ｑｎに人力された信号が伝
送ゲートＴＧ、を介してインバータＩＶ＋に入力され、
インバークＩ Ｖ ＋で反転されて伝送ゲートＴＧ３の
ソースに入力され、さらにインバータＩＶ、で反転され
て伝送ゲートＴ Ｇ ２のソースに入力される。
次に、クロック信号ＧＫがＨになり反転クロック信号Ｏ
ＫがＬになると、伝送ゲートＴＧｌ及びＴＧ４がオフに
なるとともに、伝送ゲートＴＧ、及びＴＧ３がオンにな
る。これによってインバータＩＶ、＋７）出力は、イン
バータＩＶ、及びＩ Ｖ ｔ、並びに伝送ゲートＴＧ２
により形成されるループ回路によりラッチされてそのレ
ベルが保持されるとともに、インバータＩＶ、の出力は
伝送ゲートＴＧ３を介してインバータＩＶ３に入力され
、インバータＩＶ、において反転されて出力端子Ｑｎ＋
１に出力される。従って、入力端子Ｑｎに入力された信
号が遅延されて同一レベルで出力端子Ｑｎ＋１に出力さ
れることになる。
ＫがＬになると、伝送ゲートＴＧｌ及びＴＧ４がオフに
なるとともに、伝送ゲートＴＧ、及びＴＧ３がオンにな
る。これによってインバータＩＶ、＋７）出力は、イン
バータＩＶ、及びＩ Ｖ ｔ、並びに伝送ゲートＴＧ２
により形成されるループ回路によりラッチされてそのレ
ベルが保持されるとともに、インバータＩＶ、の出力は
伝送ゲートＴＧ３を介してインバータＩＶ３に入力され
、インバータＩＶ、において反転されて出力端子Ｑｎ＋
１に出力される。従って、入力端子Ｑｎに入力された信
号が遅延されて同一レベルで出力端子Ｑｎ＋１に出力さ
れることになる。
さらに、クロック信号ＣＫがＬになり反転クロック信号
…がＨになると、伝送ゲートＴＧ、及びＴＧ、が再びオ
ンになるとともに、伝送ゲートＴＧ２及びＴＧ３がオフ
になる。これによって、インバークＩＶ、の出力、すな
わち出力Ｑｎ＋１は、インバータＩＶ３及びＩｖ４並び
に伝送ゲートＴＧ４により形成されるループ回路により
ラッチされてそのレベルが静的に保持される。
…がＨになると、伝送ゲートＴＧ、及びＴＧ、が再びオ
ンになるとともに、伝送ゲートＴＧ２及びＴＧ３がオフ
になる。これによって、インバークＩＶ、の出力、すな
わち出力Ｑｎ＋１は、インバータＩＶ３及びＩｖ４並び
に伝送ゲートＴＧ４により形成されるループ回路により
ラッチされてそのレベルが静的に保持される。
また、ＭＯＳＦ’ＢＴの伝送ゲートを用いたＣＭＯＳフ
リップフロップ回路（以下、第２の従来例という。）が
特開昭５９−１７７１９号公報に提案されており、この
回路においては、２つのインバータの入出力間を交差結
線して構成されたラッチ回路と、クロックパルスに同期
して所要時間の微少パルス幅のタイミングパルスを形成
するパルス発生回路と、このタイミングパルスで制御さ
れ、書込み信号を上記ラッチ回路に伝送する伝送ゲート
とで遅延形フリップフロップ回路を構成している。
リップフロップ回路（以下、第２の従来例という。）が
特開昭５９−１７７１９号公報に提案されており、この
回路においては、２つのインバータの入出力間を交差結
線して構成されたラッチ回路と、クロックパルスに同期
して所要時間の微少パルス幅のタイミングパルスを形成
するパルス発生回路と、このタイミングパルスで制御さ
れ、書込み信号を上記ラッチ回路に伝送する伝送ゲート
とで遅延形フリップフロップ回路を構成している。
［発明が解決しようとする問題点］
しかしながら上述の第１の従来例においては、該回路を
動作させるためにクロック信号ＣＫと反転クロック信号
σ【の２相クロツクを必要とし、クロックの速度が非常
に高くなり、クロック信号ＯＫと反転クロック信号Ｕ【
との間に位相差が生じた場合伝送ゲートＴＧ、及びＴＧ
３がオンとなって入力端子Ｑｎに入力された信号がその
まま出力端子Ｑｎ＋１に出力される、いわゆる将棋倒し
現象が生じる可能性があり、これによってフリップフロ
ップ回路が動作不能状態になるという問題点があった。
動作させるためにクロック信号ＣＫと反転クロック信号
σ【の２相クロツクを必要とし、クロックの速度が非常
に高くなり、クロック信号ＯＫと反転クロック信号Ｕ【
との間に位相差が生じた場合伝送ゲートＴＧ、及びＴＧ
３がオンとなって入力端子Ｑｎに入力された信号がその
まま出力端子Ｑｎ＋１に出力される、いわゆる将棋倒し
現象が生じる可能性があり、これによってフリップフロ
ップ回路が動作不能状態になるという問題点があった。
また、第２の従来例においては、エツジトリガタイプで
はないという欠点がある。
はないという欠点がある。
本発明の目的は以上の問題点を解決し、１相クロツクの
みで回路動作を行うことができるエツジトリガタイプで
あり、かつ上記将棋倒し現象を防止することができるフ
リップフロップ回路を提供することにある。
みで回路動作を行うことができるエツジトリガタイプで
あり、かつ上記将棋倒し現象を防止することができるフ
リップフロップ回路を提供することにある。
［問題点を解決するための手段］
本発明は、クロック信号に応答してフリップフロップ回
路の入力信号を伝達する第１の伝送ゲートと、クロック
信号に応答してクロック信号のパルス幅よりも狭い所定
のパルス幅のタイミングパルスを生成するパルス発生回
路と、上記タイミングパルスに応答して上記第１の伝送
ゲートの出力に対応した信号を伝達する第２の伝送ゲー
トとを備えたことを特徴とする。
路の入力信号を伝達する第１の伝送ゲートと、クロック
信号に応答してクロック信号のパルス幅よりも狭い所定
のパルス幅のタイミングパルスを生成するパルス発生回
路と、上記タイミングパルスに応答して上記第１の伝送
ゲートの出力に対応した信号を伝達する第２の伝送ゲー
トとを備えたことを特徴とする。
［実施例］
第１図は本発明の第１の実施例であるエツジトリガ・遅
延形フリップフロップ回路の回路図であり、第１図にお
いて第４図と同一のものについては同一の符号を付して
いる。
延形フリップフロップ回路の回路図であり、第１図にお
いて第４図と同一のものについては同一の符号を付して
いる。
第１図において、ＱｌとＱ２はそれぞれ並列形態のｐチ
ャンネル形ＭＯ８ＦＥＴとｎヂャンネル形ＭＯ８ＦＥＴ
であり、各Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＩとＱ２の各ソ
ース及びドレインがそれぞれともに接続され、伝送ゲー
トＴＧ、を形成している。また、Ｑ３とＱ４゜Ｑ、とＱ
６はそれぞれ上記ＭＯＳＦＥＴＱ、とＱ、で形成された
伝送ゲー１− Ｔ Ｇ 、と同一の構成と機能を有する
伝送ゲー） Ｔ Ｇ ｖ及びＴＧ３である。
ャンネル形ＭＯ８ＦＥＴとｎヂャンネル形ＭＯ８ＦＥＴ
であり、各Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＩとＱ２の各ソ
ース及びドレインがそれぞれともに接続され、伝送ゲー
トＴＧ、を形成している。また、Ｑ３とＱ４゜Ｑ、とＱ
６はそれぞれ上記ＭＯＳＦＥＴＱ、とＱ、で形成された
伝送ゲー１− Ｔ Ｇ 、と同一の構成と機能を有する
伝送ゲー） Ｔ Ｇ ｖ及びＴＧ３である。
入力端子ＱｎはＭＯＳＦＥＴＱ、及びＱ２の各ソースに
接続され、ＭＯＳＦＥＴＱ、及びＱ２の各ドレインはイ
ンバータＩＶ、を介してＭＯＳＦＥＴＱ３及びＱ４の各
ソースに接続される。クロック入力端子ＧＫはＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２のゲートに接続されるとともに、
インバータＩＶ４を介してＭＯＳＦ Ｅ Ｔ Ｑ ＋の
ゲート、インバータｉＶ、の入力端子及びオアゲートＯ
Ｒ，の第１の入力端子に接続される。インバータＩＶ、
の出力端子はオアゲートＯＲ，の第２の入力端子に接続
され、オアゲートＯＲ，の出力端子はＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ３及びＱ。の各ゲートに接続されるとともに、
インバータＩＶ、を介してＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
４及びＱ５の各ゲートに接続される。また、ＭＯ８ＦＥ
ＴＱ３及びＱ４の各ドレインはＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ５及びＱ８の各ドレインに接続されるとともに、イ
ンバータＴＶ、を介して出力端子Ｑｎ＋ １に接続され
、さらに、この出力端子Ｑｎ＋ １はインバータＩＶ３
を介してＭＯ９Ｉ”’ＥＴ Ｑ ｓ及びＱ６のソースに
接続される。
接続され、ＭＯＳＦＥＴＱ、及びＱ２の各ドレインはイ
ンバータＩＶ、を介してＭＯＳＦＥＴＱ３及びＱ４の各
ソースに接続される。クロック入力端子ＧＫはＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２のゲートに接続されるとともに、
インバータＩＶ４を介してＭＯＳＦ Ｅ Ｔ Ｑ ＋の
ゲート、インバータｉＶ、の入力端子及びオアゲートＯ
Ｒ，の第１の入力端子に接続される。インバータＩＶ、
の出力端子はオアゲートＯＲ，の第２の入力端子に接続
され、オアゲートＯＲ，の出力端子はＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ３及びＱ。の各ゲートに接続されるとともに、
インバータＩＶ、を介してＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
４及びＱ５の各ゲートに接続される。また、ＭＯ８ＦＥ
ＴＱ３及びＱ４の各ドレインはＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ５及びＱ８の各ドレインに接続されるとともに、イ
ンバータＴＶ、を介して出力端子Ｑｎ＋ １に接続され
、さらに、この出力端子Ｑｎ＋ １はインバータＩＶ３
を介してＭＯ９Ｉ”’ＥＴ Ｑ ｓ及びＱ６のソースに
接続される。
以上のように構成した第１図のエツジトリガ・遅延形フ
リップフロップ回路の真理値表は第１表のとおりであり
、この回路の動作について第２図のタイミングチャート
を参照して説明する。
リップフロップ回路の真理値表は第１表のとおりであり
、この回路の動作について第２図のタイミングチャート
を参照して説明する。
第１図において、インバータ■Ｖ４及びＩＶ、並びにオ
アゲートＯＲ，の回路でタイミングパルス発生回路を形
成しており、インバータＩＶ、の動作の遅延時間分だけ
時間が異なりかつレベルの異なる２つのレベル信号がオ
アゲートＯＲ，の両入力端子に入力端子されることによ
って、オアゲー１−ＯＲ，からインバータＩＶｓの遅延
時間のパルス幅を有するＨレベルのタイミングパルスが
ＭＯＳＦＥＴＱ３及びＱ、の各ゲートに印加されるとと
もに、そのＨレベルのタイミングパルスがインバータＩ
Ｖｅにより反転されてＬレベルのタイミングパルスがＭ
ＯＳＦＥＴＱ４及びＱ５のゲートに入力される。
アゲートＯＲ，の回路でタイミングパルス発生回路を形
成しており、インバータＩＶ、の動作の遅延時間分だけ
時間が異なりかつレベルの異なる２つのレベル信号がオ
アゲートＯＲ，の両入力端子に入力端子されることによ
って、オアゲー１−ＯＲ，からインバータＩＶｓの遅延
時間のパルス幅を有するＨレベルのタイミングパルスが
ＭＯＳＦＥＴＱ３及びＱ、の各ゲートに印加されるとと
もに、そのＨレベルのタイミングパルスがインバータＩ
Ｖｅにより反転されてＬレベルのタイミングパルスがＭ
ＯＳＦＥＴＱ４及びＱ５のゲートに入力される。
まずクロック信号ＣＫがＬのとき、伝送ゲートＴＧ、及
びＴ Ｇ ３はオンとなり、一方伝送ゲートＴＧ２はオ
フとなる。従って、入力端子Ｑｎに人力された信号は伝
送ゲートＴＧ、を介してインバータＴＶ、で反転され伝
送ゲートＴＧ、のＭＯ８ＦＥＴＱ３及びＱ４の各ゲート
に印加される。
びＴ Ｇ ３はオンとなり、一方伝送ゲートＴＧ２はオ
フとなる。従って、入力端子Ｑｎに人力された信号は伝
送ゲートＴＧ、を介してインバータＴＶ、で反転され伝
送ゲートＴＧ、のＭＯ８ＦＥＴＱ３及びＱ４の各ゲート
に印加される。
次にクロック信号ＧＫがＨになると、伝送ゲートＴＧ、
がオフとなり、そのクロック信号ＣＫの立上りでオアゲ
ートＯＲ８の出力から■１のタイミングパルスが出力さ
れるので、伝送ゲートＴ Ｇ ３がオフとなり、一方伝
送ゲートＴＧ、がオンとなる。これによって、このイン
バータＴＶ、の出力は、第２図の１１ないし１４に示す
ように、そのレベルの自己保持回路を有しないためにＨ
レベルからＬレベルに向かって又はＬレベルからＨレベ
ルに向かって該出力レベルの絶対値が低下する。
がオフとなり、そのクロック信号ＣＫの立上りでオアゲ
ートＯＲ８の出力から■１のタイミングパルスが出力さ
れるので、伝送ゲートＴ Ｇ ３がオフとなり、一方伝
送ゲートＴＧ、がオンとなる。これによって、このイン
バータＴＶ、の出力は、第２図の１１ないし１４に示す
ように、そのレベルの自己保持回路を有しないためにＨ
レベルからＬレベルに向かって又はＬレベルからＨレベ
ルに向かって該出力レベルの絶対値が低下する。
ここで、インバータＩＶ、の出力信号は伝送ゲートＴＧ
、を介してインバータＩ■、に印加され、インバータＩ
Ｖ２によって反転されて出ツノ端子Ｑｎ→−１に出力さ
れる。
、を介してインバータＩ■、に印加され、インバータＩ
Ｖ２によって反転されて出ツノ端子Ｑｎ→−１に出力さ
れる。
さらに、Ｈのタイミングパルスが出力された時からイン
バータ■■５及びオアゲートＯＲ，の遅延時間だけ、該
タイミングパルスはＨを保持した後、Ｌになる。タイミ
ングパルスがＬになったとき、伝送ゲートＴ Ｇ ａが
オンとなり、一方伝送ゲートＴＧ２がオフとなり、これ
によってインバータＩｖ２及びＴＶ、並びに伝送ゲート
ＴＧ３によりループ回路が形成され、インバータＴＶ、
が出力するレベルがこのループ回路によるラッチ回路に
より保持される。インバータＴＶ、はレベルの自己保持
回路を持っていないが、クロック信号ＣＫがＨになって
からタイミングパルスがＨからＬになる時間だけ保持す
ればスタティックな動作を可能とすることがわかる。従
って、入力端子Ｑｎに入力された信号がインバータＩＶ
＋及びＩＶ２により２度反転されかつ遅延されて出力端
子Ｑｎ＋ Ｉに出力されるとともに、その出力端子Ｑｎ
＋１に出力されるレベルが保持される。
バータ■■５及びオアゲートＯＲ，の遅延時間だけ、該
タイミングパルスはＨを保持した後、Ｌになる。タイミ
ングパルスがＬになったとき、伝送ゲートＴ Ｇ ａが
オンとなり、一方伝送ゲートＴＧ２がオフとなり、これ
によってインバータＩｖ２及びＴＶ、並びに伝送ゲート
ＴＧ３によりループ回路が形成され、インバータＴＶ、
が出力するレベルがこのループ回路によるラッチ回路に
より保持される。インバータＴＶ、はレベルの自己保持
回路を持っていないが、クロック信号ＣＫがＨになって
からタイミングパルスがＨからＬになる時間だけ保持す
ればスタティックな動作を可能とすることがわかる。従
って、入力端子Ｑｎに入力された信号がインバータＩＶ
＋及びＩＶ２により２度反転されかつ遅延されて出力端
子Ｑｎ＋ Ｉに出力されるとともに、その出力端子Ｑｎ
＋１に出力されるレベルが保持される。
第１図の実施例においては、クロック入力端子ＣＫにお
ける人力負荷、いわゆるファンインが第４図の第１の従
来例の回路に比較し小さくなるという利点を有するとと
もに、本回路は１相のクロック信号ＣＫで動作する。ま
た、上述の将棋倒し現象は、オアゲートＯＲ，が出力す
るタイミングパルスのパルス幅が存在する限り生じない
。従って、高速のフリップフロップ回路を実現すること
ができる。
ける人力負荷、いわゆるファンインが第４図の第１の従
来例の回路に比較し小さくなるという利点を有するとと
もに、本回路は１相のクロック信号ＣＫで動作する。ま
た、上述の将棋倒し現象は、オアゲートＯＲ，が出力す
るタイミングパルスのパルス幅が存在する限り生じない
。従って、高速のフリップフロップ回路を実現すること
ができる。
第３図は本発明の第２の実施例であるエツジトリガ・遅
延形フリップフロップ回路の回路図であり、第３図にお
いて第１図と同一のものについては同一の符号を付して
いる。
延形フリップフロップ回路の回路図であり、第３図にお
いて第１図と同一のものについては同一の符号を付して
いる。
第３図の回路において第１図の回路と異なるのは、イン
バータＩＶ３及び伝送ケ−１−’ｒ Ｇ３が省略されて
いる点である。第３図の回路は第１表に示す真理値表で
第１図の回路と同様に動作するが、インバータＩｖ２の
出力にはレベル保持回路を持たない。従って、インバー
タＴ Ｖ ２の出力、−４゛なわち出力端子Ｑｎ＋］の
出力の絶対値は、インバータＩ Ｖ ＋の出力と同様に
低下するが、出力端子Ｑｎ＋１の出力の絶対値が各レベ
ルのしきい値レベルまでに低下しないようにクロック信
号ＣＫの速度を決定すれば問題は生じない。第３図の回
路は第１図の回路と同様の上述の効果を有する。
バータＩＶ３及び伝送ケ−１−’ｒ Ｇ３が省略されて
いる点である。第３図の回路は第１表に示す真理値表で
第１図の回路と同様に動作するが、インバータＩｖ２の
出力にはレベル保持回路を持たない。従って、インバー
タＴ Ｖ ２の出力、−４゛なわち出力端子Ｑｎ＋］の
出力の絶対値は、インバータＩ Ｖ ＋の出力と同様に
低下するが、出力端子Ｑｎ＋１の出力の絶対値が各レベ
ルのしきい値レベルまでに低下しないようにクロック信
号ＣＫの速度を決定すれば問題は生じない。第３図の回
路は第１図の回路と同様の上述の効果を有する。
第１表
［発明の効果］
以上詳述したように本発明によれば、クロック信号に応
答してフリップフロップ回路の人力信号を伝達する第１
の伝送ゲートと、クロック信号に応答して出力されクロ
ック信号のパルス幅よりも狭い所定のパルス幅のタイミ
ングパルスに応答して上記第１の伝送ゲートの出力に対
応した信号を伝達する第２の伝送ゲートとを備えたので
、上記第１と第２の伝送ゲートが同時にオンにならず、
いわゆる将棋倒し現象を防止することができ、またｌ相
りロックのみで回路動作を行うことができる。これによ
り、高速のフリップフロップ回路を実現できるという利
点がある。
答してフリップフロップ回路の人力信号を伝達する第１
の伝送ゲートと、クロック信号に応答して出力されクロ
ック信号のパルス幅よりも狭い所定のパルス幅のタイミ
ングパルスに応答して上記第１の伝送ゲートの出力に対
応した信号を伝達する第２の伝送ゲートとを備えたので
、上記第１と第２の伝送ゲートが同時にオンにならず、
いわゆる将棋倒し現象を防止することができ、またｌ相
りロックのみで回路動作を行うことができる。これによ
り、高速のフリップフロップ回路を実現できるという利
点がある。
第１図は本発明の第１の実施例であるエツジトリガ・遅
延形フリップフロップ回路の回路図、第２図は第１図の
回路の各部波形を示すタイミングチャート、 第３図は本発明の第２の実施例であるエツジトリガ・遅
延形フリップフロップ回路の回路図、第４図は従来例を
示す遅延形フリップフロップ回路の回路図、 第５図は第４図の回路の各部波形を示すタイミングヂャ
ートである。 Ｔ Ｇ ＋ 、 Ｔ Ｇ ２ 、 Ｔ Ｇ ３・伝送ゲ
ーＩ・、Ｑ、、Ｑ７．Ｑ、、Ｑ４．Ｑ５．Ｑ６・・・Ｍ
Ｏ８形電界効果トランジスタ（ＭＯＳＦＥＴ）、 ＴＶ’＋、ＴＶ、ｊＶ３．ＴＶ４．ＩＶｓ、ＩＶｏ・・
’インパーク、 ＯＲｌ・・・オアゲート。
延形フリップフロップ回路の回路図、第２図は第１図の
回路の各部波形を示すタイミングチャート、 第３図は本発明の第２の実施例であるエツジトリガ・遅
延形フリップフロップ回路の回路図、第４図は従来例を
示す遅延形フリップフロップ回路の回路図、 第５図は第４図の回路の各部波形を示すタイミングヂャ
ートである。 Ｔ Ｇ ＋ 、 Ｔ Ｇ ２ 、 Ｔ Ｇ ３・伝送ゲ
ーＩ・、Ｑ、、Ｑ７．Ｑ、、Ｑ４．Ｑ５．Ｑ６・・・Ｍ
Ｏ８形電界効果トランジスタ（ＭＯＳＦＥＴ）、 ＴＶ’＋、ＴＶ、ｊＶ３．ＴＶ４．ＩＶｓ、ＩＶｏ・・
’インパーク、 ＯＲｌ・・・オアゲート。
Claims (1)
- （１）クロック信号に応答してフリップフロップ回路の
入力信号を伝達する第１の伝送ゲートと、クロック信号
に応答してクロック信号のパルス幅よりも狭い所定のパ
ルス幅のタイミングパルスを生成するパルス発生回路と
、 上記タイミングパルスに応答して上記第１の伝送ゲート
の出力に対応した信号を伝達する第２の伝送ゲートとを
備えたことを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212175A JPH0732353B2 (ja) | 1986-09-08 | 1986-09-08 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212175A JPH0732353B2 (ja) | 1986-09-08 | 1986-09-08 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367012A true JPS6367012A (ja) | 1988-03-25 |
| JPH0732353B2 JPH0732353B2 (ja) | 1995-04-10 |
Family
ID=16618147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212175A Expired - Fee Related JPH0732353B2 (ja) | 1986-09-08 | 1986-09-08 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732353B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04183017A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | フリップフロップ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180752A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd | Ronrikairo |
| JPS60150314A (ja) * | 1984-01-18 | 1985-08-08 | Mitsubishi Electric Corp | Ｄ−フリツプフロツプ回路 |
| JPS6152019A (ja) * | 1984-08-21 | 1986-03-14 | Nec Corp | 論理回路 |
-
1986
- 1986-09-08 JP JP61212175A patent/JPH0732353B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180752A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd | Ronrikairo |
| JPS60150314A (ja) * | 1984-01-18 | 1985-08-08 | Mitsubishi Electric Corp | Ｄ−フリツプフロツプ回路 |
| JPS6152019A (ja) * | 1984-08-21 | 1986-03-14 | Nec Corp | 論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04183017A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | フリップフロップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732353B2 (ja) | 1995-04-10 |
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