JPS6367015A - ソリツドステ−トリレ− - Google Patents
ソリツドステ−トリレ−Info
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- JPS6367015A JPS6367015A JP21057686A JP21057686A JPS6367015A JP S6367015 A JPS6367015 A JP S6367015A JP 21057686 A JP21057686 A JP 21057686A JP 21057686 A JP21057686 A JP 21057686A JP S6367015 A JPS6367015 A JP S6367015A
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Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、絶縁ゲート型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）を採用したソリッドステートリレーに関する
ものである。
ＦＥＴ）を採用したソリッドステートリレーに関する
ものである。
従来からのソリッドステートリレーとしては、例えば第
３図に示すようにフォトダイオードから成る光起電素子
３１とＭＯＳ ＦＥＴ ３２などを制御回路３３を介し
て組み合わせたものがある。 このソリッドステートリレーは、入力信号が入力端子３
４に加えられると、ＬＥＤ（発光ダイオード）３５が発
光し、近接して配置された光起電素子３１を照射するこ
とにより発生した光起電電圧が、ＭＯＳ ＦＥＴ ３２
のゲート３２ａにゲート電圧を印加して出力スイッチを
ターンオンする。逆に、入力信号が除かれると光起電素
子３１の電圧は低下し、ＭＯＳ ＦＥＴ ３２のゲート
電荷が放電することにより出力スイッチをターンオフす
るものである。
３図に示すようにフォトダイオードから成る光起電素子
３１とＭＯＳ ＦＥＴ ３２などを制御回路３３を介し
て組み合わせたものがある。 このソリッドステートリレーは、入力信号が入力端子３
４に加えられると、ＬＥＤ（発光ダイオード）３５が発
光し、近接して配置された光起電素子３１を照射するこ
とにより発生した光起電電圧が、ＭＯＳ ＦＥＴ ３２
のゲート３２ａにゲート電圧を印加して出力スイッチを
ターンオンする。逆に、入力信号が除かれると光起電素
子３１の電圧は低下し、ＭＯＳ ＦＥＴ ３２のゲート
電荷が放電することにより出力スイッチをターンオフす
るものである。
ところが従来のソリッドステートリレーは、入力信号が
加えられてから出力スイッチがターンオンするまでの時
間（立ち上がり）及び入力信号が除かれてから出力スイ
ッチがターンオフするまでの時間（立ち下がり）が３０
０μ／ ｓ ｅ ｃ程度と遅く、スイッチング特性が問
題となっていた。 この問題を解決するため、入力信号の電圧を上げてＬＥ
Ｄの光量を増加し、立ち上がり速度を速くする手段を採
ることが考えられるが、ＬＥＤ３６をオフにして入力信
号を除いた場合に、ＬＥＤ ３６の光が強いと光起電素
子３１に残光が残り易くなるため、緩やかな電圧低下と
なりスイッチングの立ち下がり速度がさらに鈍化すると
いう問題がある。 本発明は、上記問題点を解決するために開発されたもの
で、光起電素子の入力信号によって出力スイッチを駆動
する場合の立ち上がり、立ち下がり速度が速い、優れた
スイッチング特性を持ったソリッドステートリレーを提
供することを目的とする。
加えられてから出力スイッチがターンオンするまでの時
間（立ち上がり）及び入力信号が除かれてから出力スイ
ッチがターンオフするまでの時間（立ち下がり）が３０
０μ／ ｓ ｅ ｃ程度と遅く、スイッチング特性が問
題となっていた。 この問題を解決するため、入力信号の電圧を上げてＬＥ
Ｄの光量を増加し、立ち上がり速度を速くする手段を採
ることが考えられるが、ＬＥＤ３６をオフにして入力信
号を除いた場合に、ＬＥＤ ３６の光が強いと光起電素
子３１に残光が残り易くなるため、緩やかな電圧低下と
なりスイッチングの立ち下がり速度がさらに鈍化すると
いう問題がある。 本発明は、上記問題点を解決するために開発されたもの
で、光起電素子の入力信号によって出力スイッチを駆動
する場合の立ち上がり、立ち下がり速度が速い、優れた
スイッチング特性を持ったソリッドステートリレーを提
供することを目的とする。
本発明においては上記目的を達成するために、第１図（
Ａ）において、絶縁ゲート型電界効果トランジスタを制
御回路を介して光起電素子に接続して成るソリッドステ
ートリレーにおいて、前記光起電素子１のアノード１Ｂ
を抵抗Ｒ２を介して電界効果トランジスタ３のゲート３
ｂに接続し、且つ、前記光起電素子１のアノード１Ｂを
電界効果トランジスタ３のドレイン３Ｃ及び前記絶縁ゲ
ート型電界効果トランジスタ２のゲート２ａに接続し、
さらに、前記光起電素子１０カソード１ｂを、前記電界
効果トランジスタ３のゲー）３ｂに接続すると共に、前
記電界効果トランジスタ３のソース３ａを介して前記絶
縁ゲート型電界効果トランジスタ２のソース２ｂに接続
してソリッドステートリレーを構成したものである。
Ａ）において、絶縁ゲート型電界効果トランジスタを制
御回路を介して光起電素子に接続して成るソリッドステ
ートリレーにおいて、前記光起電素子１のアノード１Ｂ
を抵抗Ｒ２を介して電界効果トランジスタ３のゲート３
ｂに接続し、且つ、前記光起電素子１のアノード１Ｂを
電界効果トランジスタ３のドレイン３Ｃ及び前記絶縁ゲ
ート型電界効果トランジスタ２のゲート２ａに接続し、
さらに、前記光起電素子１０カソード１ｂを、前記電界
効果トランジスタ３のゲー）３ｂに接続すると共に、前
記電界効果トランジスタ３のソース３ａを介して前記絶
縁ゲート型電界効果トランジスタ２のソース２ｂに接続
してソリッドステートリレーを構成したものである。
本発明の構成に基づいて作用を説明すれば、先ず光起電
素子に光の照射を受けると、そのアノードにプラス、カ
ソードにマイナスの電流が発生し、このマイナス電流で
電界効果トランジスタのゲートをバイアスすると、該ト
ランジスタのドレン−ソース間には電流が流れないと共
に、ＭｏＳ２、ＭｏＳ２のゲートにプラス電圧が印加さ
れると、ｎチャネルＭＯ８の場合では、ＭＯＳがスイッ
チオンし電流が流れる。即ち光起電素子の起電中は電界
効果トランジスタのゲートがバイアスされて、上述した
ように電流が流れないと共に抵抗Ｒ２が入っているため
電界効果トランジスタに関係なく、電圧が２個のＭＯＳ
ＦＥＴのゲート−ソース間の電圧として使用されＭＯ
Ｓ ＦＥＴを駆動にする。 次に、発光ダイオードへの通電を止めると、光起電素子
への光照射が止まり、電圧が発生しなくなるが、光照射
を止めても残光による電圧が残り、またＭＯＳ ＦＥＴ
の蓄積電荷などによりスイッチのターンオフ迄の立ち下
がりを遅くするが、本発明は制御回路にＦＥＴを組込む
ことで前記残電圧及び蓄積電荷をショートさせて立ち下
がり速度を早めるようにした。
素子に光の照射を受けると、そのアノードにプラス、カ
ソードにマイナスの電流が発生し、このマイナス電流で
電界効果トランジスタのゲートをバイアスすると、該ト
ランジスタのドレン−ソース間には電流が流れないと共
に、ＭｏＳ２、ＭｏＳ２のゲートにプラス電圧が印加さ
れると、ｎチャネルＭＯ８の場合では、ＭＯＳがスイッ
チオンし電流が流れる。即ち光起電素子の起電中は電界
効果トランジスタのゲートがバイアスされて、上述した
ように電流が流れないと共に抵抗Ｒ２が入っているため
電界効果トランジスタに関係なく、電圧が２個のＭＯＳ
ＦＥＴのゲート−ソース間の電圧として使用されＭＯ
Ｓ ＦＥＴを駆動にする。 次に、発光ダイオードへの通電を止めると、光起電素子
への光照射が止まり、電圧が発生しなくなるが、光照射
を止めても残光による電圧が残り、またＭＯＳ ＦＥＴ
の蓄積電荷などによりスイッチのターンオフ迄の立ち下
がりを遅くするが、本発明は制御回路にＦＥＴを組込む
ことで前記残電圧及び蓄積電荷をショートさせて立ち下
がり速度を早めるようにした。
以下、本発明のソリッドステートリレーの実施例を図面
を参照して詳細に説明する。 本実施例における回路構成は、第１図（Ａ）に示すよう
に、光起電素子１の１ノニド１ａは、絶縁ゲート型電界
効果トランジスタ（ＭＯＳ ＦＥＴ）のゲート２８に接
続されると共に、電界効果トランジスタ （ＦＥＴ）３
のドレイン３ｃに接続され、また抵抗Ｒ２を介してＦＥ
Ｔ ３のゲー１−３ｂに接続されている。前記光起電素
子１のカソード１ｂは、ＭＯＳ ＦＥＴ２，２’のソー
ス２ｂに抵抗Ｒ３を介して接続されると共に、ＦＥＴ３
のソース３ａに前記抵抗Ｒ３を介して接続され、且っＦ
ＥＴ ３のゲー１−３ｂに接続されている。 本実施例では、上記ＭＯ３ＦＥＴとしてＶ−ＭＯＳＦＥ
Ｔ、すなわちＤＳＡ型ＭＯ３と基本的には同じであるが
自己整合の一種で垂直方向の拡散でチャネル幅を制御し
ようとするＦＥＴが用いられているが、本発明はこれに
限定されるものではない。また上記ＭＯ３ＦＥＴ２及び
ＦＥＴ ３は、ここではそれぞれｎチャネル形のものを
使用した。 本実施例の回路動作を次に説明する。 第１図（Ａ）に示すように、発光ダイオード４に通電さ
れると、発光ダイオード４が発光し、光起電素子１に光
が照射される。 光起電素子１はｐｎ接合を逆バイアスして接合部に光の
照射を受けると、ｐｎ接合部で逆方向電流が発生し、カ
ソード１ｂ側はマイナス、アノード１ａ側はプラスとな
る。 デプレッション形ＦＥＴ３のゲート３ｂがマイナスにバ
イアスされるので、空乏層が広がってチャネルが狭くな
り、チャネルを遮断する。このためＦＥＴ ３のドレイ
ン３Ｃ・ソース３８間には電流は流れない（カットオフ
）。 ここに使用するデプレッション形ＦＥＴは、ゲートバイ
アスを０にしてもチャネルの中にキャリアが存在し、コ
ンダクタンスを有するが、デー１−バイアスを逆方向（
ｎチャネルでは負）にするとコンダクタンスが減少する
特性がある。 これと同時にＶ−ＭＯＳであるＭＯ３Ｉ ２ 、 ＭＯ
Ｓ２２′のゲー）２ａに、サブストレートゲートＧｓ及
びソース２ｂを基準にプラスの電圧が印加されると、ｎ
チャネルＶ−ＭＯＳの場合、Ｐ形シリコンの表面の逆転
層がｎ形に逆転してｎチャネルを形成するため、Ｖ−Ｍ
ＯＳがＯＮとなり電流が流れる。 すなわち、ドレイン２Ｃがプラスとなる側のＶ−ＭＯＳ
がオンする。また、ドレイン２ｃ’がマイナ７一 スとなる側のＶ−ＭＯＳはサブストレートゲ−１−Ｇｓ
からドレイン２Ｃへｐｎ接合の順方向によりゲート２ａ
の状態に関係なく電流が流れる。すなわち、直列接続し
た２個のＶ−ＭＯＳであるＭＯＳ１２ 、ＭＯＳ２２′
により交流スイッチが構成され、発光ダイオード４に電
流が供給されると負荷ＲＬに加える電圧の向きに関係な
く電流が流れる。光起電素子１の起電中は、ＦＥＴ３の
ゲート３ｂがバイアスされソース３ａ−ドレイン３０間
がカットオフ状態にあると共に、抵抗Ｒ２が入っている
ため、ＦＥＴ３に関係なく電圧が２個のＶ−ＭＯＳのゲ
ート・ソース間の電圧として使われ、Ｖ−ＭＯＳを駆動
状態にする。 本実施例では、Ｖ−ＭＯＳの数をＭＯ８Ｉ、 ＭＯＳ２
の２個としたが、これ９上の数を使用することもできる
。 次に、発光ダイオード４への通電を止めろと、光起電素
子１への光の照射が止まり、電圧が発生しなくなる。し
かし、光起電素子は、光の照射を止めても残光による電
圧が残り、又ＭＯ３ＦＥＴの蓄積電荷によって、スイッ
チをターンオフするまでの立ち下がりが遅くなる。そこ
で本実施例の回路は、第３図に示す制御回路３３部分に
、ＦＥＴを組み込むことによって前記残光による残電圧
および蓄積電荷をショートさせて立ち下がり速度を速め
ることが可能になった。 乙の回路動作は、第１図（Ａ）に示すように発光ダイオ
ード４の照射を止め、光起電素子１の起電力が除々に低
下すると、ＦＥＴ３のゲー１−３ｂに印加されていた電
圧が低下して空乏層が狭くなり、ドレイン３Ｃ・ソース
３８間に電流が流れるようになるため、光起電素子１の
残光による電流がショートする。これにより、Ｖ−ＭＯ
Ｓのゲート２Ｂに印加されていた電圧が消失してＶ−Ｍ
ＯＳをターンオフさせる。 すなわちドレイン２ｃがプラスとなる側のＶ−ＭＯ８の
みがオフに移行する。同時に、電界効果トランジスタＦ
ＥＴ ３のゲートバイアスもなくなり、電界効果トラン
ジスタＦＥＴ ３がオンするため、Ｖ−ＭＯＳのＭＯＳ
１２、ＭＯＳ２２ ’のゲー）２ａとソース２ｂ、サブ
ストレートゲートＧｓ間をショートする。しかして、発
光ダイオードＬＥＤの駆動が停止して光起電素子１の電
圧が消失してもキャリア（７）蓄積ニヨリＶ−ＭＯ３（
７） ＭＯＳ １２、ＭＯ８２２’ のゲート２ａは完
全に低レベルになっていないが、電界効果トランジスタ
ＦＥＴ ３がオンすることで蓄積したキャリアをバイパ
スし、これにより、立ち下がり時のスピードアップが図
れる。 次に第１図（Ｂ）は本発明の別の実施例の回路構成図を
示す。 この別実施例の回路構成で先の実施例と異なる点は、光
起電素子１のカソード１ｂを、ＦＥＴ３のソース３ａを
介してＭＯＳ ＦＥＴ２．２’のソース２ｂに接続する
際に、抵抗Ｒ３を介さず、ＦＥＴ ３内のゲー１−３ｂ
からソース３日を経て、ＭＯＳ ＦＥＴ２，２’のソー
ス２ｂに接続される点である（第１図ＣＢ）参照）。こ
れ以外の構成については先の実施例を同様である。 この別実施例の回路動作は、先の実施例と同様に電圧の
印加されたＶ−ＭＯＳ２，２’のゲート２日によりオン
状態となり、Ｖ−ＭＯＳ ２．２’の負荷ＲＬに加える
電圧の向きに関係なく電流が流れる（スイッチターンオ
ン状態）。 次に発光ダイオード４への通電を止めると、光起電素子
１への光照射が止まり、電圧が発生しなくなるが、先の
実施例と同様に残光による電圧の残留及びＭＯＳ ＦＥ
Ｔの蓄積電荷によってスイッチのターンオフまでの立ち
下がりが遅くなる。 そこで本実施例の回路動作は、第１図（Ｂ）に示ｆ 如
＜ Ｆ ＥＴ ３のゲート３ｂにかかるバイアス電圧が
光起電素子１への光照射を止めて低下すると、ＦＥＴ
３の空乏層が狭（なり、ドレイン３ｃ・ソース３８間に
電流が流れるようになるため、Ｖ−ＭＯＳに蓄積された
電荷をシロートさせて、Ｖ−ＭＯＳ２．２′のゲート２
８に印加されていた電圧が消失し、Ｖ−ＭＯＳをターン
オフさせる。すなわちドレイン２Ｃがプラスとなる側に
Ｖ−ＭＯＳのみがオフに移行する。 先の実施例と同様にこの別実施例の場合も、制御回路に
おけるＦＥＴが立ち下がり時に作動して蓄積したキャリ
アをバイパスして、ＭＯＳ ＦＥＴのゲート電圧を消失
させる作用をする。これにより、従来のスイッチング特
性に比較すると、大幅な立ち下がり時のスピードアップ
化が実現できた。 本実施例のスイッチング特性の結果を第２図のグラフで
示した。ＲＬの負荷をそれぞれ変え、ターンオンとター
ンオフの場合についての立ち上がり、立ち下がり速度を
示したグラフである。発光ダイオードに通電する電流Ｉ
Ａは、３０ｍＡと常に一定にして測定した。 一１２＝ 従来のリレーでは、３００μ／ ｓ ｅ ｃ程度と遅い
スイッチング特性であったのが、本実施例のリレーは上
記グラフで見られるように１００μ／ ｓ ｅ ｃ以下
の速度で立ち上がり立ち下がりを行うことができる。 【効果］ 以上のように本発明は、絶縁ゲート型電界効果トランジ
スタを制御回路を介して光起電素子に接続して成るソリ
ッドステートリレーにおいて、前記光起電素子のアノー
ドを抵抗を介して電界効果トランジスタのゲートに接続
し、且つ、前記光起電素子のアノードを電界効果トラン
ジスタのドレイン及び前記絶縁ゲート型電界効果トラン
ジスタのゲートに接続し、さらに、前記光起電素子のカ
ソードを、前記電界効果トランジスタのゲートに接続す
ると共に、前記電界効果トランジスタのソースを介して
前記絶縁ゲート型電界効果トランジスタのソースに接続
したから、ソリッドステートリレーのスイッチング特性
、特に立ち下がり速度を速くする乙とができた。
を参照して詳細に説明する。 本実施例における回路構成は、第１図（Ａ）に示すよう
に、光起電素子１の１ノニド１ａは、絶縁ゲート型電界
効果トランジスタ（ＭＯＳ ＦＥＴ）のゲート２８に接
続されると共に、電界効果トランジスタ （ＦＥＴ）３
のドレイン３ｃに接続され、また抵抗Ｒ２を介してＦＥ
Ｔ ３のゲー１−３ｂに接続されている。前記光起電素
子１のカソード１ｂは、ＭＯＳ ＦＥＴ２，２’のソー
ス２ｂに抵抗Ｒ３を介して接続されると共に、ＦＥＴ３
のソース３ａに前記抵抗Ｒ３を介して接続され、且っＦ
ＥＴ ３のゲー１−３ｂに接続されている。 本実施例では、上記ＭＯ３ＦＥＴとしてＶ−ＭＯＳＦＥ
Ｔ、すなわちＤＳＡ型ＭＯ３と基本的には同じであるが
自己整合の一種で垂直方向の拡散でチャネル幅を制御し
ようとするＦＥＴが用いられているが、本発明はこれに
限定されるものではない。また上記ＭＯ３ＦＥＴ２及び
ＦＥＴ ３は、ここではそれぞれｎチャネル形のものを
使用した。 本実施例の回路動作を次に説明する。 第１図（Ａ）に示すように、発光ダイオード４に通電さ
れると、発光ダイオード４が発光し、光起電素子１に光
が照射される。 光起電素子１はｐｎ接合を逆バイアスして接合部に光の
照射を受けると、ｐｎ接合部で逆方向電流が発生し、カ
ソード１ｂ側はマイナス、アノード１ａ側はプラスとな
る。 デプレッション形ＦＥＴ３のゲート３ｂがマイナスにバ
イアスされるので、空乏層が広がってチャネルが狭くな
り、チャネルを遮断する。このためＦＥＴ ３のドレイ
ン３Ｃ・ソース３８間には電流は流れない（カットオフ
）。 ここに使用するデプレッション形ＦＥＴは、ゲートバイ
アスを０にしてもチャネルの中にキャリアが存在し、コ
ンダクタンスを有するが、デー１−バイアスを逆方向（
ｎチャネルでは負）にするとコンダクタンスが減少する
特性がある。 これと同時にＶ−ＭＯＳであるＭＯ３Ｉ ２ 、 ＭＯ
Ｓ２２′のゲー）２ａに、サブストレートゲートＧｓ及
びソース２ｂを基準にプラスの電圧が印加されると、ｎ
チャネルＶ−ＭＯＳの場合、Ｐ形シリコンの表面の逆転
層がｎ形に逆転してｎチャネルを形成するため、Ｖ−Ｍ
ＯＳがＯＮとなり電流が流れる。 すなわち、ドレイン２Ｃがプラスとなる側のＶ−ＭＯＳ
がオンする。また、ドレイン２ｃ’がマイナ７一 スとなる側のＶ−ＭＯＳはサブストレートゲ−１−Ｇｓ
からドレイン２Ｃへｐｎ接合の順方向によりゲート２ａ
の状態に関係なく電流が流れる。すなわち、直列接続し
た２個のＶ−ＭＯＳであるＭＯＳ１２ 、ＭＯＳ２２′
により交流スイッチが構成され、発光ダイオード４に電
流が供給されると負荷ＲＬに加える電圧の向きに関係な
く電流が流れる。光起電素子１の起電中は、ＦＥＴ３の
ゲート３ｂがバイアスされソース３ａ−ドレイン３０間
がカットオフ状態にあると共に、抵抗Ｒ２が入っている
ため、ＦＥＴ３に関係なく電圧が２個のＶ−ＭＯＳのゲ
ート・ソース間の電圧として使われ、Ｖ−ＭＯＳを駆動
状態にする。 本実施例では、Ｖ−ＭＯＳの数をＭＯ８Ｉ、 ＭＯＳ２
の２個としたが、これ９上の数を使用することもできる
。 次に、発光ダイオード４への通電を止めろと、光起電素
子１への光の照射が止まり、電圧が発生しなくなる。し
かし、光起電素子は、光の照射を止めても残光による電
圧が残り、又ＭＯ３ＦＥＴの蓄積電荷によって、スイッ
チをターンオフするまでの立ち下がりが遅くなる。そこ
で本実施例の回路は、第３図に示す制御回路３３部分に
、ＦＥＴを組み込むことによって前記残光による残電圧
および蓄積電荷をショートさせて立ち下がり速度を速め
ることが可能になった。 乙の回路動作は、第１図（Ａ）に示すように発光ダイオ
ード４の照射を止め、光起電素子１の起電力が除々に低
下すると、ＦＥＴ３のゲー１−３ｂに印加されていた電
圧が低下して空乏層が狭くなり、ドレイン３Ｃ・ソース
３８間に電流が流れるようになるため、光起電素子１の
残光による電流がショートする。これにより、Ｖ−ＭＯ
Ｓのゲート２Ｂに印加されていた電圧が消失してＶ−Ｍ
ＯＳをターンオフさせる。 すなわちドレイン２ｃがプラスとなる側のＶ−ＭＯ８の
みがオフに移行する。同時に、電界効果トランジスタＦ
ＥＴ ３のゲートバイアスもなくなり、電界効果トラン
ジスタＦＥＴ ３がオンするため、Ｖ−ＭＯＳのＭＯＳ
１２、ＭＯＳ２２ ’のゲー）２ａとソース２ｂ、サブ
ストレートゲートＧｓ間をショートする。しかして、発
光ダイオードＬＥＤの駆動が停止して光起電素子１の電
圧が消失してもキャリア（７）蓄積ニヨリＶ−ＭＯ３（
７） ＭＯＳ １２、ＭＯ８２２’ のゲート２ａは完
全に低レベルになっていないが、電界効果トランジスタ
ＦＥＴ ３がオンすることで蓄積したキャリアをバイパ
スし、これにより、立ち下がり時のスピードアップが図
れる。 次に第１図（Ｂ）は本発明の別の実施例の回路構成図を
示す。 この別実施例の回路構成で先の実施例と異なる点は、光
起電素子１のカソード１ｂを、ＦＥＴ３のソース３ａを
介してＭＯＳ ＦＥＴ２．２’のソース２ｂに接続する
際に、抵抗Ｒ３を介さず、ＦＥＴ ３内のゲー１−３ｂ
からソース３日を経て、ＭＯＳ ＦＥＴ２，２’のソー
ス２ｂに接続される点である（第１図ＣＢ）参照）。こ
れ以外の構成については先の実施例を同様である。 この別実施例の回路動作は、先の実施例と同様に電圧の
印加されたＶ−ＭＯＳ２，２’のゲート２日によりオン
状態となり、Ｖ−ＭＯＳ ２．２’の負荷ＲＬに加える
電圧の向きに関係なく電流が流れる（スイッチターンオ
ン状態）。 次に発光ダイオード４への通電を止めると、光起電素子
１への光照射が止まり、電圧が発生しなくなるが、先の
実施例と同様に残光による電圧の残留及びＭＯＳ ＦＥ
Ｔの蓄積電荷によってスイッチのターンオフまでの立ち
下がりが遅くなる。 そこで本実施例の回路動作は、第１図（Ｂ）に示ｆ 如
＜ Ｆ ＥＴ ３のゲート３ｂにかかるバイアス電圧が
光起電素子１への光照射を止めて低下すると、ＦＥＴ
３の空乏層が狭（なり、ドレイン３ｃ・ソース３８間に
電流が流れるようになるため、Ｖ−ＭＯＳに蓄積された
電荷をシロートさせて、Ｖ−ＭＯＳ２．２′のゲート２
８に印加されていた電圧が消失し、Ｖ−ＭＯＳをターン
オフさせる。すなわちドレイン２Ｃがプラスとなる側に
Ｖ−ＭＯＳのみがオフに移行する。 先の実施例と同様にこの別実施例の場合も、制御回路に
おけるＦＥＴが立ち下がり時に作動して蓄積したキャリ
アをバイパスして、ＭＯＳ ＦＥＴのゲート電圧を消失
させる作用をする。これにより、従来のスイッチング特
性に比較すると、大幅な立ち下がり時のスピードアップ
化が実現できた。 本実施例のスイッチング特性の結果を第２図のグラフで
示した。ＲＬの負荷をそれぞれ変え、ターンオンとター
ンオフの場合についての立ち上がり、立ち下がり速度を
示したグラフである。発光ダイオードに通電する電流Ｉ
Ａは、３０ｍＡと常に一定にして測定した。 一１２＝ 従来のリレーでは、３００μ／ ｓ ｅ ｃ程度と遅い
スイッチング特性であったのが、本実施例のリレーは上
記グラフで見られるように１００μ／ ｓ ｅ ｃ以下
の速度で立ち上がり立ち下がりを行うことができる。 【効果］ 以上のように本発明は、絶縁ゲート型電界効果トランジ
スタを制御回路を介して光起電素子に接続して成るソリ
ッドステートリレーにおいて、前記光起電素子のアノー
ドを抵抗を介して電界効果トランジスタのゲートに接続
し、且つ、前記光起電素子のアノードを電界効果トラン
ジスタのドレイン及び前記絶縁ゲート型電界効果トラン
ジスタのゲートに接続し、さらに、前記光起電素子のカ
ソードを、前記電界効果トランジスタのゲートに接続す
ると共に、前記電界効果トランジスタのソースを介して
前記絶縁ゲート型電界効果トランジスタのソースに接続
したから、ソリッドステートリレーのスイッチング特性
、特に立ち下がり速度を速くする乙とができた。
第１図（Ａ）は本発明実施例の回路構成図であり、第１
図（Ｂ）は本発明の別の実施例の回路構成図であり、第
２図は本発明のスイッチング特性を示すグラフであり、
第３図は従来例である。 １・・・光起電素子、 １ａ・・・アノード、ｌ
ｂ・ ＃ソーＦ、 ２ 、２ ’−Ｖ−ＭＯ３ＦＥＴ。 ２Ｂ・・・ゲート、 ２ｂ・・・ソース、２ｃ
・・・ドレイン、 ３・・・ＦＥＴ。
図（Ｂ）は本発明の別の実施例の回路構成図であり、第
２図は本発明のスイッチング特性を示すグラフであり、
第３図は従来例である。 １・・・光起電素子、 １ａ・・・アノード、ｌ
ｂ・ ＃ソーＦ、 ２ 、２ ’−Ｖ−ＭＯ３ＦＥＴ。 ２Ｂ・・・ゲート、 ２ｂ・・・ソース、２ｃ
・・・ドレイン、 ３・・・ＦＥＴ。
Claims (1)
- 【特許請求の範囲】 絶縁ゲート型電界効果トランジスタを制御回路を介して
光起電素子に接続して成るソリッドステートリレーにお
いて、 前記光起電素子のアノードを抵抗を介して電界効果トラ
ンジスタのゲートに接続し、且つ、前記光起電素子のア
ノードを電界効果トランジスタのドレイン及び前記絶縁
ゲート型電界効果トランジスタのゲートに接続し、さら
に、前記光起電素子のカソードを、前記電界効果トラン
ジスタのゲートに接続すると共に、前記電界効果トラン
ジスタのソースを介して前記絶縁ゲート型電界効果トラ
ンジスタのソースに接続したことを特徴とするソリッド
ステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21057686A JPS6367015A (ja) | 1986-09-09 | 1986-09-09 | ソリツドステ−トリレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21057686A JPS6367015A (ja) | 1986-09-09 | 1986-09-09 | ソリツドステ−トリレ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367015A true JPS6367015A (ja) | 1988-03-25 |
Family
ID=16591599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21057686A Pending JPS6367015A (ja) | 1986-09-09 | 1986-09-09 | ソリツドステ−トリレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160002740A (ko) | 2013-04-30 | 2016-01-08 | 시티즌 홀딩스 가부시키가이샤 | 면취 가공 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192129A (en) * | 1981-05-21 | 1982-11-26 | Omron Tateisi Electronics Co | Semiconductor relay |
-
1986
- 1986-09-09 JP JP21057686A patent/JPS6367015A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192129A (en) * | 1981-05-21 | 1982-11-26 | Omron Tateisi Electronics Co | Semiconductor relay |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160002740A (ko) | 2013-04-30 | 2016-01-08 | 시티즌 홀딩스 가부시키가이샤 | 면취 가공 방법 |
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