JPS63166331A - Ａｄコンバ−タの出力方式 - Google Patents
Ａｄコンバ−タの出力方式Info
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- JPS63166331A JPS63166331A JP31177686A JP31177686A JPS63166331A JP S63166331 A JPS63166331 A JP S63166331A JP 31177686 A JP31177686 A JP 31177686A JP 31177686 A JP31177686 A JP 31177686A JP S63166331 A JPS63166331 A JP S63166331A
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- Japan
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- Pending
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- 238000000034 method Methods 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 abstract description 11
- 230000007257 malfunction Effects 0.000 abstract description 8
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- 101100129750 Arabidopsis thaliana MDN1 gene Proteins 0.000 description 1
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Landscapes
- Combined Controls Of Internal Combustion Engines (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、チャンネルを指定され、その指定されたチャ
ンネルのＡＤ変換を行なうマルチチャンネル型ＡＤコン
バータの出力方式に関する。
ンネルのＡＤ変換を行なうマルチチャンネル型ＡＤコン
バータの出力方式に関する。
プロセッサを用いたエンジン制御システムではエンジン
各部にセンサを配設し、これらのセンサの出力を取入れ
てエンジン制御を行なう。プロセッサはデジタルタイプ
の装置であるから、センサ出力がアナログならＡＤ変換
して取込み、このためＡＤコンバータを外付けするのが
普通である。
各部にセンサを配設し、これらのセンサの出力を取入れ
てエンジン制御を行なう。プロセッサはデジタルタイプ
の装置であるから、センサ出力がアナログならＡＤ変換
して取込み、このためＡＤコンバータを外付けするのが
普通である。
この種のＡＤ変換の概要を第４図に示す。
第４図に示すようにアナログデジタルコンバータＡＤＣ
はプロセンサＣＰＵと信号線１１〜β３で結ばれ、信号
線１１を通してＣＰＵからＡＤＣへＡＤ変換すべきチャ
ンネルを１旨定される。八ＤＣには＃１．＃２．・・・
・・・＃ｎのｎ１固のアナログ入力が入り、信号線β３
を通して起動信号ＣＳが入るとき上記指定されたチャン
ネル（アナログ入力）のＡＤ変換を行ない、その変換が
終了すると自動的に信号線β２を通って変換結果（デジ
タル出力）をＣＰＵへ伝送する。図のＳＩＮ、 ５ＯＯ
Ｔはシリアル入力、シリアル出力を示しており、チャン
ネル指定データもシリアル伝送される。ＡＤＣはマルチ
プレクサを備えており、チャンネル指定を受けると該マ
ルチプレクサが指定されたチャンネルを選択する。
はプロセンサＣＰＵと信号線１１〜β３で結ばれ、信号
線１１を通してＣＰＵからＡＤＣへＡＤ変換すべきチャ
ンネルを１旨定される。八ＤＣには＃１．＃２．・・・
・・・＃ｎのｎ１固のアナログ入力が入り、信号線β３
を通して起動信号ＣＳが入るとき上記指定されたチャン
ネル（アナログ入力）のＡＤ変換を行ない、その変換が
終了すると自動的に信号線β２を通って変換結果（デジ
タル出力）をＣＰＵへ伝送する。図のＳＩＮ、 ５ＯＯ
Ｔはシリアル入力、シリアル出力を示しており、チャン
ネル指定データもシリアル伝送される。ＡＤＣはマルチ
プレクサを備えており、チャンネル指定を受けると該マ
ルチプレクサが指定されたチャンネルを選択する。
このように、プロセッサはＡＤ変換すべきチャンネルを
指定し、ＡＤコンバータは指定されたチャンネルのＡＤ
変換を行ない、その変換結果をプロセッサへ送るが、チ
ャンネル指定時、信号線β）にノイズがのってチャンネ
ル指定データがこわれるとＡＤコンバークはプロセッサ
が１旨定したチャンネルでないチャンネルのＡＤ変換を
し、その変換結果をプロセッサへ送ってしまう忌れがあ
る。
指定し、ＡＤコンバータは指定されたチャンネルのＡＤ
変換を行ない、その変換結果をプロセッサへ送るが、チ
ャンネル指定時、信号線β）にノイズがのってチャンネ
ル指定データがこわれるとＡＤコンバークはプロセッサ
が１旨定したチャンネルでないチャンネルのＡＤ変換を
し、その変換結果をプロセッサへ送ってしまう忌れがあ
る。
プロセッサは、送られてきたＡＤ変換結果は指定したチ
ャンネルのものと解し、その処理をするから、これでは
誤動作になってしまう。本発明はか＼る点を改善し、誤
動作を防止しようとするものである。
ャンネルのものと解し、その処理をするから、これでは
誤動作になってしまう。本発明はか＼る点を改善し、誤
動作を防止しようとするものである。
本発明は、プロセッサ（ＣＰｔＪ）に接続され、該フ゛
ロセソサにより１旨定されたチャンネルのＡＤ変換を行
ない、その変換結果を該プロセッサへシリアル伝送する
マルチチャンネル型のＡＤコンバータ（ＡＤＣ）の出力
方式において、該プロセッサより送られてきた、ＡＤ変
換すべきチャンネルの情報を、ＡＤ変換結果と共にプロ
セ・７サヘシリアル伝送し、プロセッサでは、該シリア
ル伝送されてきたチャンネル情報を前記指定したチャン
ネル情報と比較し、一致しておれば該シリアル伝送され
てきたＡＤ変換結果を取込むことを特徴とするものであ
る。
ロセソサにより１旨定されたチャンネルのＡＤ変換を行
ない、その変換結果を該プロセッサへシリアル伝送する
マルチチャンネル型のＡＤコンバータ（ＡＤＣ）の出力
方式において、該プロセッサより送られてきた、ＡＤ変
換すべきチャンネルの情報を、ＡＤ変換結果と共にプロ
セ・７サヘシリアル伝送し、プロセッサでは、該シリア
ル伝送されてきたチャンネル情報を前記指定したチャン
ネル情報と比較し、一致しておれば該シリアル伝送され
てきたＡＤ変換結果を取込むことを特徴とするものであ
る。
この方式によれば、ＡＤコンバータは指定されたチャン
ネル情報を付けてＡＤ変換結果をプロセッサへ送り、プ
ロセッサでは送られてきたＡＤ変換結果のチャンネル情
報が指定したそれであれば取込み、そうでなければ取込
まないようにするので、伝送中のノイズ混入などによる
誤動作を防ぐことができ、エンジン制御システムに用い
て有効である。
ネル情報を付けてＡＤ変換結果をプロセッサへ送り、プ
ロセッサでは送られてきたＡＤ変換結果のチャンネル情
報が指定したそれであれば取込み、そうでなければ取込
まないようにするので、伝送中のノイズ混入などによる
誤動作を防ぐことができ、エンジン制御システムに用い
て有効である。
本発明では、プロセッサへシリアル伝送されるＡＤ変換
結果にチャンネル情報を含める。第２図はこれを説明す
る図で、シリアル伝送されるＡＤ変換結果は１６ビツト
単位とし、その一部１５〜１２ビットにチャンネル情報
を入れる。１５〜１２ビット即ち４ビツトあれば１６チ
ヤンネルまで指定でき、通常は充分である。またＡＤ変
換には８ビツト、１０ビツト、１２ビツトなどの分解能
が要求されるが、１６ビツトもの分解能を要求されるこ
とはなく、従ってシリアル伝送ブロックを１６ビツトと
すれば、チャンネル情報を挿入する充分な余裕がある。
結果にチャンネル情報を含める。第２図はこれを説明す
る図で、シリアル伝送されるＡＤ変換結果は１６ビツト
単位とし、その一部１５〜１２ビットにチャンネル情報
を入れる。１５〜１２ビット即ち４ビツトあれば１６チ
ヤンネルまで指定でき、通常は充分である。またＡＤ変
換には８ビツト、１０ビツト、１２ビツトなどの分解能
が要求されるが、１６ビツトもの分解能を要求されるこ
とはなく、従ってシリアル伝送ブロックを１６ビツトと
すれば、チャンネル情報を挿入する充分な余裕がある。
このようにＡＤ変換結果にチャンネル情報を入れておき
、プロセッサはこの送られてきたチャンネル情報が指定
したチャンネル情報と一致するかをチェックし、一致す
ればそのＡＤ変換結果を取込むようにすれば、誤動作は
回避できる。
、プロセッサはこの送られてきたチャンネル情報が指定
したチャンネル情報と一致するかをチェックし、一致す
ればそのＡＤ変換結果を取込むようにすれば、誤動作は
回避できる。
ＡＤ変換結果は信号線β２を通してＡＤＣからＣＰＵヘ
シリアル伝送されるが、この信号線Ａ２は常時はＨ（ハ
イ）レベルで、シリアル伝送開始でＬ（ロー）レベルに
なる。このＬレベルの１ビツトがスタートビットになり
、このあとに本例では１６個のデータが続く。勿論デー
タ″は２進データであり、その１，０がＨ，Ｌで表わさ
れ、このＨ，Ｌはクロックの立下りに同期し、そのＨ，
Ｌレベルの読取りはクロックの立上りで行なわれる。
シリアル伝送されるが、この信号線Ａ２は常時はＨ（ハ
イ）レベルで、シリアル伝送開始でＬ（ロー）レベルに
なる。このＬレベルの１ビツトがスタートビットになり
、このあとに本例では１６個のデータが続く。勿論デー
タ″は２進データであり、その１，０がＨ，Ｌで表わさ
れ、このＨ，Ｌはクロックの立下りに同期し、そのＨ，
Ｌレベルの読取りはクロックの立上りで行なわれる。
クロック源はＣＰＵ側にあり、図示しないクロック線を
通してＡＤＣへ送られる。データ伝送が終ると信号線１
２はＨレベルになり、これがストップビットになる。
通してＡＤＣへ送られる。データ伝送が終ると信号線１
２はＨレベルになり、これがストップビットになる。
プロセッサはＡＤ変換を一定周期例えば２ｍＳ毎に要求
する。多数のセンサがあるので順に行なうことになるが
、ＡＤ変換周期は長くてよいものもあるので、これを考
慮したロジックにより当該時点でＡＤ変換すべきチャン
ネルを決定する。第３図（ａ）にこの処理フローを示す
。決定したチャンネルＣＨはメモリに格納する一方、信
号線Ｎ＋を通してＡＤＣへシリアル伝送する。
する。多数のセンサがあるので順に行なうことになるが
、ＡＤ変換周期は長くてよいものもあるので、これを考
慮したロジックにより当該時点でＡＤ変換すべきチャン
ネルを決定する。第３図（ａ）にこの処理フローを示す
。決定したチャンネルＣＨはメモリに格納する一方、信
号線Ｎ＋を通してＡＤＣへシリアル伝送する。
ＡＤＣではこれをレジスタに受け、前記マルチプレクサ
に与えてチャンネル選択を行なわせ、ＡＤ変換が済むと
その変換結果（逐次比較型ＡＤＣなら、逐次比較レジス
タに入っている）の後に該レジスタの内容を後続させ、
第２図に示す形にして信号線１２を通してＣＰＵヘシリ
アル伝送する。
に与えてチャンネル選択を行なわせ、ＡＤ変換が済むと
その変換結果（逐次比較型ＡＤＣなら、逐次比較レジス
タに入っている）の後に該レジスタの内容を後続させ、
第２図に示す形にして信号線１２を通してＣＰＵヘシリ
アル伝送する。
このシリアル伝送が終るとＣＰＵには割込みが入り、こ
のシリアル伝送データを受取った受信レジスタ（図示し
ない）の内容をメモリ （ＲＡＭ）へ取込むことになる
が、第２図（ｂ）に示すように本発明ではこ＼で前記メ
モリへ格納したチャンネルナンバーを読み出し、ＡＤＣ
から送られてきたチャンネルナンバーと比較し、一致す
れば上記取込みを行なうが、不一致なら取込まず、廃棄
する。
のシリアル伝送データを受取った受信レジスタ（図示し
ない）の内容をメモリ （ＲＡＭ）へ取込むことになる
が、第２図（ｂ）に示すように本発明ではこ＼で前記メ
モリへ格納したチャンネルナンバーを読み出し、ＡＤＣ
から送られてきたチャンネルナンバーと比較し、一致す
れば上記取込みを行なうが、不一致なら取込まず、廃棄
する。
第１図に本発明の要部を示す。ＣＨ決定、ＡＤ変換、Ｃ
Ｈ比較までは上記と同じである。予定のチャンネルであ
ればその処理を行なうが、これはチャンネル毎に異なる
のでＣＨ＝１？、ｃＨ＝２？、・・・・・・の判定ブロ
ックが続き、該当するところでそのチャンネル固有の処
理に入る。この処理要領であればプロセッサ、ＡＤコン
バータ間データ伝送でノイズが入り、チャンネル情報が
こわれると当該データは廃棄され、こうして誤動作が防
がれる。
Ｈ比較までは上記と同じである。予定のチャンネルであ
ればその処理を行なうが、これはチャンネル毎に異なる
のでＣＨ＝１？、ｃＨ＝２？、・・・・・・の判定ブロ
ックが続き、該当するところでそのチャンネル固有の処
理に入る。この処理要領であればプロセッサ、ＡＤコン
バータ間データ伝送でノイズが入り、チャンネル情報が
こわれると当該データは廃棄され、こうして誤動作が防
がれる。
第５図及び第６図に本発明を適用したＡＤコンバータの
回路構成を示す。ＭＰＸはマルチプレクサ、ＳＡＲは逐
次比較レジスタで、これらに図示しないＤＡコンバータ
が加わってマルチチャンネル型ＡＤコンバータが構成さ
れる。ＡＤＣＬはプロセッサＣＰＵから送られるチャン
ネル情報を取込むランチ、ＬＯＧはＡＤ変換結果及びチ
ャンネル情報をプロセッサＣＰＵへ送るための論理和変
換器である。
回路構成を示す。ＭＰＸはマルチプレクサ、ＳＡＲは逐
次比較レジスタで、これらに図示しないＤＡコンバータ
が加わってマルチチャンネル型ＡＤコンバータが構成さ
れる。ＡＤＣＬはプロセッサＣＰＵから送られるチャン
ネル情報を取込むランチ、ＬＯＧはＡＤ変換結果及びチ
ャンネル情報をプロセッサＣＰＵへ送るための論理和変
換器である。
論理和変換器ＬＯＣは第６図に示すようにチャンネルシ
フトレジスタＣ３Ｒ１電流シフトレジスクＤＳＲ１およ
びオアゲートＧよりなる。ＡＤＣは前記の八ｏｃＬ、Ｍ
ＰＸ、ＳＡＲ，ＤＡＣを含む。
フトレジスタＣ３Ｒ１電流シフトレジスクＤＳＲ１およ
びオアゲートＧよりなる。ＡＤＣは前記の八ｏｃＬ、Ｍ
ＰＸ、ＳＡＲ，ＤＡＣを含む。
レジスタＡＤＣＲへ取込んだプロセッサからのチャンネ
ル情報はＭＰＸのチャンネル選択信号になると共に、Ｃ
３Ｒへ送られてプロセッサへの通知用にされる。ＡＤ変
換結果はレジスタＳＡＲからデータレジスタＤＳＲに移
され、このＤＳＲよりプロセッサへ送られる。Ｃ３Ｒ，
ＤＳＲのシフトはプロセッサからのクロックで行なわれ
、そして図示のように４ビツトチヤンネル情報（≠印で
示す）はレジスタＣ３Ｒの左端から詰められ、レジスタ
ＤＳＲのデータ（芳印で示す）は右端から詰められてい
るので、上記シフトにより先ずＤＳＲからの１２ビツト
が出力され、次にＣ３Ｒから４ビツトのチャンネル情報
が出力され、これらがプロセッサｃｐｕへ送られる。
ル情報はＭＰＸのチャンネル選択信号になると共に、Ｃ
３Ｒへ送られてプロセッサへの通知用にされる。ＡＤ変
換結果はレジスタＳＡＲからデータレジスタＤＳＲに移
され、このＤＳＲよりプロセッサへ送られる。Ｃ３Ｒ，
ＤＳＲのシフトはプロセッサからのクロックで行なわれ
、そして図示のように４ビツトチヤンネル情報（≠印で
示す）はレジスタＣ３Ｒの左端から詰められ、レジスタ
ＤＳＲのデータ（芳印で示す）は右端から詰められてい
るので、上記シフトにより先ずＤＳＲからの１２ビツト
が出力され、次にＣ３Ｒから４ビツトのチャンネル情報
が出力され、これらがプロセッサｃｐｕへ送られる。
以上説明したように、本発明ではＡＤコンバータは指定
されたチャンネル情報を付けてＡＤ変換結果をプロセッ
サへ送り、プロセッサでは送られてきたＡＤ変換結果の
チャンネル情報が指定したそれであれば取込み、そうで
なければ取込まないようにするので、伝送中のノイズ混
入などによる誤動作を防ぐことができ、エンジン制御シ
ステムに用いて有効である。
されたチャンネル情報を付けてＡＤ変換結果をプロセッ
サへ送り、プロセッサでは送られてきたＡＤ変換結果の
チャンネル情報が指定したそれであれば取込み、そうで
なければ取込まないようにするので、伝送中のノイズ混
入などによる誤動作を防ぐことができ、エンジン制御シ
ステムに用いて有効である。
第１図は本発明の出力方式の要部を示す流れ図、第２図
はシリアル伝送データの説明図、第３図はチャンネル決
定及び比較要領の流れ図、第４図はＡＤＣとＣＰＵの接
続関係を示すブロック図、 第５図および第６図はＡＤコンバータの回路構成および
その一部の詳細を示すブロック図である。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 本発明のエフ方式の要合すと示Ｔ：此れ口笛１図 第２図 笥３閏 ＡＤＣヒＣＰＬＪかｉ続関伸と小テアロ・ノア図第４図
はシリアル伝送データの説明図、第３図はチャンネル決
定及び比較要領の流れ図、第４図はＡＤＣとＣＰＵの接
続関係を示すブロック図、 第５図および第６図はＡＤコンバータの回路構成および
その一部の詳細を示すブロック図である。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 本発明のエフ方式の要合すと示Ｔ：此れ口笛１図 第２図 笥３閏 ＡＤＣヒＣＰＬＪかｉ続関伸と小テアロ・ノア図第４図
Claims (1)
- 【特許請求の範囲】 プロセッサ（ＣＰＵ）に接続され、該プロセッサにより
指定されたチャンネルのＡＤ変換を行ない、その変換結
果を該プロセッサへシリアル伝送するマルチチャンネル
型のＡＤコンバータ（ＡＤＣ）の出力方式において、 該プロセッサより送られてきた、ＡＤ変換すべきチャン
ネルの情報を、ＡＤ変換結果と共にプロセッサへシリア
ル伝送し、 プロセッサでは、該シリアル伝送されてきたチャンネル
情報を前記指定したチャンネル情報と比較し、一致して
おれば該シリアル伝送されてきたＡＤ変換結果を取込む
ことを特徴とするＡＤコンバータの出力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31177686A JPS63166331A (ja) | 1986-12-27 | 1986-12-27 | Ａｄコンバ−タの出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31177686A JPS63166331A (ja) | 1986-12-27 | 1986-12-27 | Ａｄコンバ−タの出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63166331A true JPS63166331A (ja) | 1988-07-09 |
Family
ID=18021332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31177686A Pending JPS63166331A (ja) | 1986-12-27 | 1986-12-27 | Ａｄコンバ−タの出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011096089A (ja) * | 2009-10-30 | 2011-05-12 | Autonetworks Technologies Ltd | 入出力装置及び制御装置 |
-
1986
- 1986-12-27 JP JP31177686A patent/JPS63166331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011096089A (ja) * | 2009-10-30 | 2011-05-12 | Autonetworks Technologies Ltd | 入出力装置及び制御装置 |
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