JPS6367825A - デイジタル−アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル情報信号を、ディーｆ　（ｄｉｔｈｅｒ）の
加算と減算を序なってアナログ信号に変換するためのデ
ィジタル−アナログ（Ｄ／Ａ　）ｉ僕装置に関し、更（
て詳細には、ディプの減算を確実に行うためのレベル調
整装置を有するＤ　／　Ａ変換装量に関する。

〔従来の技術〕

Ｄ　／　Ａ変換器の入力と出力との関係の直線性が悪い
と、波形歪みが生じ、高調波雑音が発生する。

Ｄ／Ａ変換器の非直線性に基づく雑音を低減するために
、Ｄ／Ａ変換器に入力するディジタル情報信号（データ
）にディジタルディザを加算してＤ／Ａ変換し、しかる
後、アナログ信号に含まれているディザ成分を除去（減
算）′″５″る方式は既に知られている。この方式に従
ってディザを加算すれば、同一のアナログ波形を繰返し
て出力するようなディジタル情報信号が繰返して入力し
た場合に。

同じディジタル情報信号を繰返してＤ／Ａ変換しても同
一動作にならず、非直線性歪の平均化が生じ、非直線性
歪に基づく耳障りの雑音の発生が低減される。

〔発明が解決しようとする問題点〕

ところで、ディジタル情報信号がゼロの状態において、
ディジタルディザを発生させた時に、原理的には減算器
の出力もゼロにならなければならない。しかし、ディジ
タルディザ加算情報信号をＤ／Ａ変換して減算器に入力
させる信号伝送系と、ディジタルディザをＤ／Ａ変換し
て減算器に入力でせる信号伝送系との相違、及びアナロ
グ減算器における減算誤差のために減算器出力段におい
てディプがゼロにならない。従って、減算器の入力ライ
ンに可変抵抗器を接続してゲインを調整し。

減算器出力段のディザかゼＯＫなるように調整する工程
が必要であった。しかし、この調整は非常に面倒であっ
た口また、たとえディプ減算誤差かゼロになるように調
整しても、可変抵抗器に基づく温度ドリフトの問題ｉ・
；残った。

そこで、本発明の目的は、高精度のディザレベの自動調
整が可能なディジタル−アナログ変換装置を提供するこ
とにある。

〔問題点を解決するための手段〕

上記問題点を解決し、上記目的を達成するための本発明
は、ディジタル情報信号の入力回路と、ディジタルディ
ザ発生器と、前記入力回路から供給される前記ディジタ
ル情報信号と前記ディジタルディザ発生回路から供給さ
れるディジタルディザとを加算してディジタルディザ加
算情報信号を得る加算器と、前記ディジタルディザ発生
器から得られる前記ディジタルディザのレベルを変化は
せ、所望のレベル調整状態を保持することができるよう
に構成されたディジタルディザレベル調整回路と、前記
加算器から得られる前記ディジタルディザ加算情報信号
及び前記ディジタルディザレベル調整回路から得られる
レベル調整されたディジタルディザとを、アナログディ
ザ加算情報信号とレベル調整されたアナログディザとに
変換するディジタル−アナログ変換手段と、前記ディジ
タル−アナログ変換手段から得られる前記アナログディ
ザ加算情報信号から前記レベル調整されたアナログディ
ザを減算する減算する減算器と、を具備し、前記ディジ
タル情報信号をゼロに保って前記ディジタルディザを発
生させた時に前記減算器の出力がゼロ又は微小値となる
ように前記ディジタルディザレベル調整回路が調整でれ
ていることを特徴とするディジタル−アナログ変換装置
に係わるものである。

〔作　用〕

上記発明では、減算に使用するためのディザのレベルが
ディジタルディザの段階で調整されろ。

従って、高精度の調整を容易に行うことができる。

また、レベル調整されたディジタルディザの値は温度の
影響を実質的に受けないので、可変被抗によるドリフト
を低減することができる。

〔実施例〕

次に、第１図に示す本発明の実施例に係わるディジタル
化されたオーディオ信号をアナログ信号に変換するＤ／
Ａ変換装置を説明する。このＤ／Ａ変換装置は、１ワー
ド１６ビツトのオフセット・バイナリ、コード（ｏｆｆ
ｓｅｔ　ｂｉｎａｒｙ　ｃｏｄｅ　）の構成のディジタ
ル情報信号（データ）夕並列形式で入力させるための入
力回路（１）を有し、これがディジタル加算器（２）に
接読されている。この入力回路（１）からは１例えば、
８８．２　ｋＨｚのサンプリング繰返し周波数で情報信
号（Ｘ）が入力する。

（３）はディジタルディザ発生器であり、実質的にラン
ダムに１２ピツトの２進ディジタル信号をデータと同一
の８８．２ｋＨｚのサンプリング周波数で発生する回路
である。このディザ発生器（３１は、Ｍ系列（Ｌｌａｘ
ｉｍａｌ　−ｌｅｎｇｔｈ　Ｐｕ１ｓｅ　５ｅｑｕｅｎ
ｃｅｓ　）擬似ランダムパルス発生回路から成り、アナ
ログの白色性雑音ビデイジタル宿号に変換したものと実
質的に同じであり、データに同期して送出される。

１６ビツトデータ入力回路（１）とディザ発生器（３）
とに接続された加算器（２）は、並列入力される１６ビ
ツトの情報信号（Ｘ）と並列入力される１２ビツトのデ
ィザ（Ｙ）とをビット単位で加算し、Ｘ＋Ｙの１６ビツ
トのディジタルディザ加算情報信号を出力するものであ
る。

加算器（２）の出力に接続された第１のＤ／Ａ変換器（
４）は、例えばバーブラウン社のＩＣであるＰＣＬ１５
３ＪＰ−Ｖから成り、１６ビツトの入力端子を有し、デ
ィジタルディザ加算情報９号（Ｘ−！−Ｙ）をＤ／Ａ変
換して、アナログディザ加Ｘ情報信号（Ｘ’＋Ｙ’）を
減算器（５１に供給するものである。

（６）は本発明に従って設けられたディザレベル調整回
路であって、ディザ発生器（３）に接続でれている。こ
のディザレベル調整回路は、乗算器（７）と。

クロック信号発生器（８）と、係数器（９）とから成り
、ディジタルディザ（Ｙ）のレベルを調整して第２のＤ
／Ａ変換器Ｑｌｌに送るものである。

第２のＤ／Ａ変換器［１１１ば、第ＪのＤ／Ａ変換器（
４）と同一の１６ビツト構成であり、レベル調整用の乗
算器（７）ｋ介してディザ発生器（３１Ｋ　接続でれ。

ディジタルディザ（Ｙ）を７すログディザ（偵に変換し
て出力する。

減算器（５１の一万の入力端子は第１のＤ／Ａ変換器（
４）に接読され、他方の入力端子は第２のＤ／Ａ変換器
ａｌｌに壁続されているので、減Ｘ器（５）はアナログ
ディザ加算情報信号（Ｘ’＋Ｙ’）からアナログディザ
（Ｘ）を減算してアナログ情報信号（Ｘ’つを出力する
。

減算器（５１Ｋ接続されたサンプリングゲート０２１は
、デグリッチ回路であり、サンプリング繰返）　（１３
１とフィルタα壬とを含み、グリッチ（ｇｌｉｔｃｈ　
）を除去するように構成されている。即ち、サンプリン
グゲー）（１３１によって減算器（５）の出力からグリ
ッチを含まない部分をサンプリングし、これをフィルタ
ａｖを通すことによって目的のアナログ出力を得るよう
に構成でれている。

０９はゼロクロス検出回路であり、減算器（５）の出力
に接続でｈた整流平滑回路（１６１と、この整流平滑回
路０口に接続されたサンプルホールド回路αＤと、−万
の入力端子が整流平滑回路αｅに接続され、他方の入力
端子がサンプルホールド回路ａつに接続された比較器α
＆とから成る。なお、比較器ａ＆の出力はスイッチａ３
を介して係数器（９１の制御端子に接続でれている。

（勤　作） 次に、このＤ／Ａ変換装置の動作を説明する。

通常のＤ／Ａ変換時には、入力回路（１）から供給され
るディジタル情報信号（Ｘ）にディザ発生器（３）から
発生するディザ（Ｙ）を加算器（２）で加算し。

ディジタルディザ加算情報信号（Ｘ＋Ｙ　）を得。

これを第１のＤ／Ａ変換器（４）でアナログディザ加算
情報信号（Ｘ’＋Ｙ’）に２喚し、減算Ｂ（５）に入力
させろ。減算器（５）の他方の入力端子にはディザ発生
器（３１から得られるディジタルディザ（Ｙ）が第２　
ノＤ　／　Ａｉ　換Ｅ　ＱＩＪ　テア＋　’　クティｆ
　（Ｙ’）　Ｋ　ｇ換でれて入力する。今、レベル調整
回路（６）においてディジタルディザ（Ｙ）のレベルが
調整テれておらず、ディザ発生器（３）の出力がそのま
ま第２のＤ　／　Ａ変換器Ｑｌｌに入力し、且っ惚ての
回路か理想的（誤差７）の状悪で動作しているとすれば
、減算器（５）の−万の入力端子のディプ加罪情報信号
中のディプ成分（’ｌ　）と他方の入力端子のディプ（
Ｙ’〕とは同一値となり、減算器（５１の出力にはディ
ザ成分が含まれない。このため、ディザ加算による問題
は全く生じない。なお、ディザ（Ｙ）７加算してＤ／Ａ
変喚すれば、既に説明したように、Ｄ／Ａ変換器（４）
の非直線性誤差ｔこ基づく高調波歪が平均化され、耳障
りの音が生じなくなる。

第１図の方式で減算器（５）の出力のディザ成分をゼロ
にするようにレベル調整する時には、入力回路［１１か
らディジタル情報信号を出力させない状態即ちディジタ
ル情報信号（Ｘ）が常の停止状態において、係Ｖ器（９
）をリセットし、クロック信号発生器（８）から係数器
（９）にクロック信号を送る。カウンタから成る係数器
（９）の出力はクロック信号が入力する毎にアップ動作
し、太きくなる。係数器（９）は乗算器（７）に接続さ
れているので、係数（Ｋ）とディプ（Ｙ）とのディジタ
ル乗算が乗算器（７）においてなされる。リセット直後
においては、係数器（９）から出力される係数（Ｋ）が
小さいため、乗算器（７）の出力も小ざく、第２のＤ／
Ａ変換器ａｌＪの出力レベルも低い。このため、第１の
Ｄ／Ａ変換ｉＭ（４１から得られろディザ（Ｙ）と第２
のＤ／Ａ変換器（Ｉｌｌから得られるディザ（ＫＹ）と
の差が太きく。

減算器（５）から高いレベルでディザが出力される。

減算器（５）の出力は整流平滑回路（１６１で直流化で
れ。

減算誤差に対応した直流出力が得られる。サンプルホー
ルド回路ａｎｈクロック信号発生器（８）のクロックに
同期して動作し、整流平滑回８α印の出力を記憶する。

従って、比較器０＆は、】サンプリング周期（Ｊクロッ
ク）前の整流平滑回路帥の出力と現在の出力とを比較す
る。クロック信号に応答して係数器（９）から得られる
係数（Ｋ）が大きくなると、乗算器（７）の出力（ＫＹ
　）も大きくなり、第２のＤ／Ａ変換器（Ｉｌｌの出力
（ＫＹ　）も大きくなる。

今、係数器（９）を了ツブ動作させているので、減算器
（５）の出力即ち減算誤差は徐々に小さくなる。このた
め、サンプルホールド回路０７）の出力が入力する比較
器ａｇの非反転入力端子の電位か反転入力端子の電位よ
りも冒い状態となつ、比較器ＧＰＩの出力は高レベルと
なる。比較器／１８）の出力によって係数器（９１を制
御するために、係数器（９１ンリセツトした時点よりも
少し遅れてスイッチ■をオンにする。

係数（Ｋ）を徐々に増大させることによって、減算器（
５１の両人力が実質的に一致し、減算器（５）の出力が
零になり、更に係数（Ｋ）を増大でせれば。

再び減算器（５）の出力が増大する。減算器（５）の出
力がゼロを横切って増大すると、サンプルホールド回路
α力の出力が整流平滑回路（１６＋の出力よりも低くな
り、比較器ａδの出力が低レベルに転換する。係数器（
９）は、比較器ａ８１の低レベル出力に応答してアップ
動作を停止し、その時の係数ビラツチする。

このため１乗算器（７）には減算誤差を実質的に零にす
るよつな係Ｖが供給され続けられる。

上述の如きディザレベル調整は、Ｄ／Ａ変換装置ｉｔ’
ｔ　含む例えばコンパクト・ディスクプレーヤの電源の
オンに同期してリセット信号を形成し、電弁投大毎に行
ってもよいし、工場から出荷する前に於ける調整工程で
行ってもよいし、任意に行うよう：τしてもよい； レベル調整が終了し、係数（Ｋ）がラッチされたら、通
常のＤ／Ａｆ換動作にゼロクロス検出回路Ｇ９ビ算関係
にする之めにスイッチα９をオフにする。

第１図の方式では、ディジタルディザの段階でそのレベ
ル調整を行うために、高精度調整を容易且つ自動的に行
うことが可能になる。また、調整された係数はディジタ
ル垣であって、温度によって変化しないので、ドリフト
を低減でせることができる。

次に、本発明の別の実施例を示す第２図乞説明する。但
し、第２図において第１図と共通する部分には同一の符
号！付してその説明を省略する。

この第２図のＤ／Ａ変俟変電装置第】図で示した第２の
Ｄ／Ａ変換器（１１１を具備していない。この代り、マ
ルチプレクサから成る時分割多重化回路■が設けられ、
Ｄ／Ａ変換器（４）が時分割で使用でれている。時分割
多重化回路■は加Ｘ器（２）と乗算器（７）とに接続で
れ、加算器（２）から出力されるディジタルディザ加算
情報信号（Ｘ＋Ｙ　）と乗算器（７）から出力されろデ
ィジタルディザ（ＫＹ）との時分割多重信号ｒＸ−ｉ−
Ｙ）＋（ＫＹ）を形成し、Ｄ／Ａ変換器（４）に送る。

Ｄ／Ａ変換器（４）からはこの入力に対応したアナログ
の時分割多重信号（Ｘ’＋Ｙ’）＋（ＫＹ）が害られる
。Ｄ／Ａ変換器（４）に接続されたサンプルホールド回
路■’１１ば、時分割多重信号からアナログディｆ（Ｋ
’Ｙ’）を抽出し、保持するものである。減算器（５）
の−万の入力端子７５：Ｄ／Ａ変換Ｂ（４）に接続され
、他方の入力端子がサンプルホールド回路なυに接続さ
れているので、アナログの時分割多重信号＜　Ｘ’＋　
Ｙ’）　＋　（Ｋ’Ｙ’　）に含まれている（Ｘ＋Ｙ）
からディザ（ＫＹ）を減算することができる。即ちｒ　
Ｘ’＋Ｙ’）　−（Ｋ’Ｙ’）を時分割で含む出力を発
生させることができる。今、減算誤差が零であり、且つ
乗算器（７）を設けないと仮定すれば、減算器（５）か
ら第１図と同様に（Ｘ′十Ｙ）−（Ｙ）＝Ｘ’を時分割
で含む信号が得られる。

減算器（５）の出力には不要な信号が含まれているので
、サンプリングゲート（１３で必要な信号（Ｘ）のみを
抽出する。ゼロクロス検出回路（１５１の整流平滑回路
ａ６１￥ｉ、この例ではサンプリングゲートａ３の出力
に接続されている。今、係数（Ｋ）を無視した場合には
、サンプリングゲートαＪから（Ｘ’＋Ｙ’）−（Ｙ）
が出力されるので、ディジタル情報信号（Ｘ）を零とす
れば、ディザ（Ｙ′）の減算誤差のき１、が出力てれる
ことになり、第１図の場合と同様にディプレベルの調整
を行うことができる。

〔変形例〕

本発明は上述の実施例に限定されるものでなく、例えば
、次の変形例が可能なものである。

（ａｌ　　第２図において、多重化回ｖ５ωを加算器（
２）の出力側に設けずに、加算器（２）の入力側−でゲ
ート回路を設け、このゲート回路によって情報信号（Ｘ
）を抽出し、空き時間を有して情報信号（Ｘ）を加算器
（２）に入力はせ、これにディザ（Ｙ）ビ加算すること
によって（Ｘ＋Ｙ）信号と（Ｙ）との時分割多重化信号
を形成してもよい。

（ｂ）　　第２図の万丈において、サンプルホールド回
路Ｑ１１によって（Ｘ’＋Ｙ’）をサンプル・ホールト
。

してもよい。

ｔｅｌ　　ステレオ信号を入力はせ、加算器（２）の出
力側で左チャネルと右チャネルとに分離する場合にも適
用可能である。

ｆｄｌ　　ディザ発生器（３）をアナログディザ発生器
とＡ／Ｄ変換器との組み合せで構成してもよい。

（ｅ）　　係数器（９）の出力段に独宜にランチ回路゛
を設けてもよい。

げ）　ゼロクロス検出回路α９及びレベル調整回路（６
）の一部を着脱自在に接続し、調整終了後に離脱させる
ように構成してもよい。

（ｇ）　　係数（Ｋ）を大きな値から小さな値に向って
変化させるようにしてもよい。

（ｈ）　　乗算器（力の係数及び減算器（５）における
ディザの減算比を約１ではなく、係数を第１図の場合の
１６倍より少し小さい値に設定し、且っ減算可能なよう
に減算比を賎定し、高青度な減算を可能にしてもよい。

〔発明の効果〕

上述から明らかな如（、本発明によれば、ディジタルデ
ィザのレベルを調整して減算誤差を低減させるので、調
整を高精度且つ自動的に行うことが可能になる。頂だ減
算誤差のドリフトも少なくなる。

【図面の簡単な説明】

第１図は本発明の実施例のＤ／Ａ変換装置を示すブロッ
ク図、 第２図は本発明の別の実施例のＤ　／　Ａ変換ｉ　Ｃを
示すブロック図である。 （１］・・・データ入力回路、（２）・・・加算器、（
３）・・・ディザ発生器、（４）αυ・・・Ｄ／Ａ変換
器、（５）・・・減算器、（６）・・・レベル調整回路
、ａＱ・・・ゼロクロス検出回路。

Claims (2)

【特許請求の範囲】
1. （１）ディジタル情報信号の入力回路と、 ディジタルディザ発生器と、 前記入力回路から供給される前記ディジタル情報信号と
   前記ディジタルディザ発生回路から供給されるディジタ
   ルディザとを加算してディジタルディザ加算情報信号を
   得る加算器と、 前記ディジタルディザ発生器から得られる前記ディジタ
   ルディザのレベルを変化させ、所望のレベル調整状態を
   保持することができるように構成されたディジタルディ
   ザレベル調整回路と、前記加算器から得られる前記ディ
   ジタルディザ加算情報信号及び前記ディジタルディザレ
   ベル調整回路から得られるレベル調整されたディジタル
   ディザとを、アナログディザ加算情報信号とレベル調整
   されたアナログディザとに変換するディジタル−アナロ
   グ変換手段と、 前記ディジタル−アナログ変換手段から得られる前記ア
   ナログディザ加算情報信号から前記レベル調整されたア
   ナログディザを減算する減算器と、を具備し、前記ディ
   ジタル情報信号をゼロに保つて前記ディジタルディザを
   発生させた時に前記減算器の出力がゼロ又は微小値とな
   るように前記ディジタルディザレベル調整回路が調整さ
   れていることを特徴とするディジタル−アナログ変換装
   置。
2. （２）前記ディジタル−アナログ変換手段は、前記加算
   器から得られる前記ディジタルディザ加算情報信号をア
   ナログ信号に変換する第１のディジタル−アナログ変換
   器と、 前記レベル調整回路から得られるレベル調整されたディ
   ジタルディザをアナログ信号に変換する第２のディジタ
   ル−アナログ変換器と から成るものである特許請求の範囲第１項記載のディジ
   タル−アナログ変換装置。