JPS6368953A

JPS6368953A - 入出力装置アドレス方式

Info

Publication number: JPS6368953A
Application number: JP61211608A
Authority: JP
Inventors: Takashi Morikawa; 孝森川; Tetsuji Ogawa; 小川　哲二; Akio Sasaki; 佐々木　明男; Kiichi Sato; 喜一佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-10
Filing date: 1986-09-10
Publication date: 1988-03-28
Anticipated expiration: 2010-06-05
Also published as: US4922410A; JPH0752420B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電子計算機システムに係り、特に入出力装置を
制御する入出力処理装置における、前記入出力装置を指
定（アドレス）するための入出力装置のアドレス方法に
関する。

〔従来の技術〕

近年の大形汎用電子計算システムでは入出力袋。

置のアドレッシングはハードウェア自身が行なう。

傾向にある。例えば、１台の入出力装置が複数９３゜入
出力制御装置を介して複数の入出力チャネルに。

接続される場合に、プログラムは、アクセスした。

い入出力装置を指定するのみで、その入出力装置。

に到る経路（入出力チャネルや入出力制御装置）。

は特に指定しない。このような計算機システム重。

は、入出力装置の接続状態は・・−ドウエアが把握して
おり、プログラムから指定された入出力装置。

に到る経路は、ハードウェアが、その管理情報に基づき
選択する。この種の入出力処理アーキテク。

チャーは、例えば、ＩＢＭ社の刊行物であるｒ　Ｉ、、
。

Ｂ　Ｍ　　Ｓｙｓｔｅｍ　　　３７０　／　　Ｅｘｔｅ
ｎｄｅｄ　Ａｒａｈｉｔｅｏｔｕｒｅ。

Ｐｒ１ｎｏｉｐｌｅａ　　ｏｆ　　０ｐｅｒａｔｉｏｎ
　Ｊ　　Ｓ　Ａ　２２−７０８ｊに開示されている。ハ
ードウェアは、経路選択を。

行なうために、各入出力装置ごとに、その入出力。

装置が接続される入出力制御装置群に関する情報と、そ
の入出力制御装置群ごとに、各入出力制御。

装置が接続される入出力チャネルに関する情報を。

もっている。

〔発明が解決しよ５とする８部点〕前記刊行物に開示されているアーキテクチャ−では、Ｉ
１０インタフェース上で用いる入出力装置の装置アドレ
スは、入出力装置に対し１つだけしか定義されていない
ので、その入出力装置が接続される全ての入出力制御装
置は、同一の制御装置アドレスをもつよう制限されてい
た。しかし１，５この制限は、１つのチャネルに複数の
入出力制御装置が接続される場合や、それらの入出力制
御装置が他の計算機システムとも共用して接続される場
合などに、システム構築のフレキシビリティを低下させ
るという問題があった。

そこで本発明の目的とするところは、少ないハ。

−ドウェアで上記複数の制御装置に対し、それぞ。

れ異りたアドレスを割当て可能とすることにより、シス
テム構築のフレキシビリティな向上させるところにある
。

〔問題点を解決するための手段〕

上記目的は、入出力処理装置が管理する入出力。

装置の接続構成に関する情報の中に、各人出方装。

置ごとに、それが接続されるそれぞれの人出カチ。

ヤネル経路での入出力制御装置アドレスを直接あるいは
間接的に提供することにより、達成される。

〔作用〕

本発明においては、入出力処理装置が各入出力装置を制
御するために用いる入出力装置制御情報の中に、その入
出力装置の基本となる装置アドレス、すなわち、接続さ
れる複数の入出力制御装置の中での最小の装置アドレス
（１バイト）をもち、また、関連する入出力制御装置群
を制御するために用いる入出力制御装置群制御情報の中
に、それぞれの制御装置ごとに、その制御装置上での装
・　３　装置アドレスと前記基本装置アドレスの差分値（１゜バイ
ト×制御装置台数分）をもって、入出力装置を起動する
際に、前記基本装置アドレスと、起動。

する制御装置に関する前記装置アドレス差分値を。

加算して求まった装置アドレスを用いるようにす。

ることによって、上記入出力制御装置群制御情報の中に
制御装置台数分のバイト数を増やすだけで０、制御装置
ごとに異った装置アドレスを割当て可能６とするもので
ある。

〔実施例）　　　　　　　　　　　　　　　　　　Ｉｔ
・以下、本発明の一実施例を第１図乃至第４図に。

より説明する。第１図は本発明の対象となる計算。

機システムの構成例の１部を示す。図中、１は中。

央処理装置ＣＰＵ、２は入出力処理装置ＩＯＰ、。

２ａ〜２ｚは上記ｌ０Ｐ２に含まれる人出力チャネ、。

ル詳、６は上記ｌ０Ｐ２に含まれ、入出力動作を制御す
るに必要な制御情報を格納する制御情報記憶Ｃｌ８１４
ａと４ｂは入出力制御装置ＣＵ１５ａ〜５ｃは入出力装
置ＩＯＤ、また点線で囲んだ６は関連する複数の００群
を概念的に１つにまとめた・　４　・ロジカル人出力制御装置ＬＣＵをそれぞれ示す。

図において、ＣＯ２ａはＣＨ２ａ、２ｏに接続され、Ｃ
［Ｊ４ｂはＣＨ２Ｘ、２ｚに接続されている。

したがって、入出力装置５ａ、５ｂ、５ａ・・・に対。

してのパスは００４ｍにおける２つとＣＵ４ｂにおける
２つとがあり、ＬＣＵ全体では４つのパス。

があることになる。

第２図は、Ｃｌ５３の内容のうち、本発明に直接関係す
る入出力装置（ＩＯＤ）制御情報部分３０゜ａ〜３０　
ｚと、ロジカル入出力制御装置（Ｌ　ＣＵ、）制御情報
部分３１＆〜３１　ｚの内容を示す。尚、内。

容については、本発明に直接関係する情報のみを。

示す。ＩＯＤ制御情報は、接続される入出力制御。

装置や入出力チャネルの台数とは無関係に、人出。

刃装置と１対１に対応して設けである。各■ＯＤ１゜制
御情報の中には、装置アドレス（ＵＡ）を憶え。

てお（１バイトの情報と、関連するＬＣＵの番号。

（ＬＣ［Ｊｍ）を憶えておく１バイトの情報が含ま。

れている。ＬＣＵ制御情報の中には、当該Ｌ　ＣＵ。

が接続される最大８個までの入出力チャネルの番号（Ｃ
ＨＩＤＯ〜ＣＨＩＤ７）と、それぞれの人出力チャネル
上での制御装置アドレスの差分値（。

ＣＵＡＯ〜ＣＵＡ７　）が含まれている０第３図に、Ｉ
ＯＤ制御情報の中のＵＡの値と、。

ＬＣＤ制御情報の中のＣＵＡＯ〜Ｃ［ＪＡ７の値の一関
連を示す。ここに示すＩ１０構成例でｔ−ｉ、人出。

力装置５ａ　、　５ｂ　、　５ｃ・・・が２台の入出力
制御装置。

４ａ　、　４ｂに接続され、それら２台の入出力制御装
。

置がそれぞれ入出力チャネルＣＨＩＤＯ，ＣＨＩ。

Ｄ２（第１図中ＣＨ２ａ、Ｃ’Ｈ２ｏに相当）およ１，
１びＣＨＩＤｌ　、ＣＨＩＤ５　（第１図中ＣＨ２ｘ　
＋。

２ｚに相当）に接続されている。５ａ　、　５ｂ　、　
５ｏ　、。

・・・の装置アドレスはそれぞれ、ＸＯ，Ｘｌ、Ｘ２゜
・・・となっており、ここで２桁目のＸは入出力制御。

装置アドレスであり、４ａと４ｂの制御装置アトし、。

スはそれぞれ、４Ｘ、６Ｘ（１桁目は未定、人出。

力装置により決まる。）となっている。従って、。

制御装置４ａから５ａ　、　５ｂ　、　５ｏ　、・・・
をアクセスす。

る時には入出力装置アドレスは、それぞれ、４０．。

４１　、４２　、・・・となり、制御装置４ｂから５＆
、５ｂ、。

５０、・・・をアクセスする時には入出力装置アドレ。

スは、それぞれ、６０　、６１．６２　、・・・となる
。こ。

の様なＩ１０構成の場合の、ＩＯＤ制御情報の中。

のＤＡ値と、ＬＣＵｉ１ｉ１１１１情報の中（７）　Ｃ
ＨＩ　Ｄ　ｏ　７Ｃ）（ＩＤ７およびＣ’ＴＪＡＯ〜Ｃ
ＵＡ７の値は、そ−れぞれ、第３図の下の方に示す様に
、５＆に対応す。

る３０ａのＵＡは、直入出力制御装置上での小さい４方
の装置アドレスである４０が、５ｂに対応する３０゜ｂ
のＤＡは同様に４１が、５Ｃに対応する５０ａのＵ。

Ａも同様に４２がそれぞれセットされる。またＬ　Ｃ，
。

Ｕ制御情報６１＆のチャネル番号部には４バス分の。

ＣＨＩＤＯ、ＣＦ（ｉＤｌ　、ＣＴ（ＩＤ２　、ＣＨＩ
Ｄ。

３がセットされる。ＣＵ４ａとｃｏａｂの制御装装置ア
ドレス差分値は（４Ｘ−６Ｘ）−２０である。。

したがって、それぞれのチャネルに対応する制御。

装置アドレス差分値には、ＣＨＩ　Ｄｏに対応しては０
０が、ＣＨＩＤｌに対応しては２０が、ＣＨＩＤ２に対
応しては００が、ＣＨＩＤ５に対応しては２０がそれぞ
れセットされる。尚、これらの情報は、システム構築時
にＩ１０構成情報とじて・　７　・ハードウェアに与えられ、この情報は、処理装置。

内のファイルに格納されており、電源投入のたび。

にＣＩＳの中のしかるべき部分にロードされるＯｏここ
の部分の制御の詳細は、本発明には直接関係しないので
、説明を割愛する。

次に第４図で、ＩＯＰが入出力装置を起動する。

際に使用する装置アドレスの求め方を説明する。。

プログラムから、ある入出力装置に対する■１０゜動作
の開始指令を受けとると、ＩＯＰはまず、そ。

の入出力装置に対応するＩＯＤ制御情報の内容をＩｌ＋
調べ、当該入出力装置が新たな入出力動作を実行。

可能か否かをチェックする。（この部分は図にをま。

明示されていない）実行可能であれば、第４図の。

ステップ７ａで、当該入出力装置が属するＬＣＤ。

の制御情報の中から、起動する入出力チャネルの、５Ｃ
ＨＩ　Ｄを選択する。尚、このチャネルの選択は。

ある種のアルゴリズムにのっとり行われるもので。

あるが、これは本発明には直接関係がなし・ので説。

明を省く。人出力チャネルを選択すると、次にス。

テップｌｂで、選択したＣ’ＨＩ　Ｄに対応する制御・
　８　・装置アドレスの差分値を、同じＬＣＤ制御情報の中から
求める。次にステップ７０で、その制御装置アトメスの
差分値と、関連するＩＯＤ制御情報内のＵＡの値を加算
する。この加算されたアドレス値が、選択したチャネル
上での、そのＩＯＤの装置アドレスであり、ステップ７
ｄで、この装置アトメスを用いて、入出力装置を起動す
る。　　。

以上説明した如く、本実施例によれば、Ｌ　ＣＵ。

制御情報内に、各チャネルパス毎の装置アドレス。

の差分値をもたすことにより、ノ・−ドウニア増力厖量
を抑えることが出来（通常、ＩＯＤの数に対し。

ＬＣＤの数は１／１６〜１／６４程度）、かつ簡単。

な論理で所期の目的である、制御装置ごとに異な。

る制御装置アドレスを割当又可能とする機能を実。

現できるという効果がある。　　　　　　　　　１゜〔
発明の効果〕本発明によれば、１つの入出力装置を接続する。

複数の入出力制御装置に対し、必ずしも同一の制。

篩装置アドレスを割当てる必要がな（なり、シス。

テム構築時の装置アドレスの割付けを容易にする７、。

ことができる。このことは、特に、１つのチャネ。

ルの下に多くの入出力制御装置が接続される場合。

や、入出力制御装置が他のシステムにも接続され、その
システムでもその入出力制御装置といもづる。

で多くの制御装置が接続される、といった環境下−で、
同一人出力装置を接続する他の入出力制御装置のアドレ
スとは無関係に制御装置アドレスを割。

当てできるので効果が大きい。

【図面の簡単な説明】

第１図は本発明の対象とする計算機システムの構成の１
部を示すシステム構成図、第２図は制御。情報記憶の内容の１部を示すレイアウト図、第３゜図は
Ｉ１０構成と制御情報の関連を示す図、第４゜図は最終
的な装置アドレスを求める経過を示す７゜ローチャート
図である。　　　　　　　　　　　　１゜１・・・中央
処理装置ＣＰＵ、２・・・入出力処理装置ＩＯＰ、３・
・・制御情報記憶ＣＩＳ、２ａ〜２ｚ・・・入出力チャ
ネル、４ｍ　、　４ｂ・・・入出力制御装置、５１〜５
Ｇ・・・入出力装置、６・・・ロジカル制御装置Ｌ　Ｃ
Ｕ。３０〜５ｚ　−Ｉ　ＯＤ制御情報、３１ａ　〜５１ｚ　
＝　Ｌ　ＣＵ２゜制御情報、７＆〜７ｄ・・・処理ステ
ップ。・１１　・第　１　反・１２　・第　２　図第３　図消十図

Claims

【特許請求の範囲】

１、入出力装置と、これを制御する複数の入出力制御装
置と、この入出力制御装置を中央処理装置に接続するた
めの複数の入出力チャネルを有する入出力処理装置と、
該入出力処理装置が前記入出力装置ならびに前記入出力
制御装置を制御するに必要な情報を蓄える、入出力装置
と１対１に対応した入出力装置制御情報記憶と、関連す
る複数の入出力制御装置群に対応した入出力制御装置制
御情報記憶とから成り、前記入出力装置制御情報記憶の
中に１つの入出力装置アドレス情報といずれか１つの入
出力制御装置アドレス情報を、また、前記入出力制御装
置制御情報記憶の中には前記１つの入出力制御装置アド
レスと各入出力制御装置アドレスとの間の関係を表わす
情報をもたせたことを特徴とする入出力装置のアドレス
方式。