JPS6368954A - 情報転送方式 - Google Patents
情報転送方式Info
- Publication number
- JPS6368954A JPS6368954A JP21429686A JP21429686A JPS6368954A JP S6368954 A JPS6368954 A JP S6368954A JP 21429686 A JP21429686 A JP 21429686A JP 21429686 A JP21429686 A JP 21429686A JP S6368954 A JPS6368954 A JP S6368954A
- Authority
- JP
- Japan
- Prior art keywords
- information transfer
- data
- transfer
- information
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はチャネル制御装置を有するプロセッサを複数
接続し、各々のプロセッサどうしでデータの転送を行う
時、このデータの転送を制御するデータ転送制御装置に
関する。
接続し、各々のプロセッサどうしでデータの転送を行う
時、このデータの転送を制御するデータ転送制御装置に
関する。
従来のこの種のデータ転送制御装置を第４図を用いて説
明する。
明する。
第４図は従来のこの種のデータ転送装置の構成図で、図
において、１は主記憶装置、２，３は各々自系のプロセ
ッサ及び他系のプロセッサ、４゜９は各々自系及び他系
のプロセッサ２，３内の処理装置（以下ｃｐｕという）
、５．１０は各々ＣＰＵ４，９に内蔵されている複数の
チャネル制御装置、６はチャネル制御装置に接続されて
いるＩ１０制御装置、７はＩ１０制御装置６に接続され
ているＩ１０装置、８，１１は各プロセッサ２゜３でデ
ータの転送を行う時、このデータの転送を制御する各々
のＣＰＵ４，９に接続されている情報転送装置、１２は
各々の情報転送装置４，９を結び付けて各々のプロセッ
サ２，３との間のデータを転送させるインターフェース
線である。
において、１は主記憶装置、２，３は各々自系のプロセ
ッサ及び他系のプロセッサ、４゜９は各々自系及び他系
のプロセッサ２，３内の処理装置（以下ｃｐｕという）
、５．１０は各々ＣＰＵ４，９に内蔵されている複数の
チャネル制御装置、６はチャネル制御装置に接続されて
いるＩ１０制御装置、７はＩ１０制御装置６に接続され
ているＩ１０装置、８，１１は各プロセッサ２゜３でデ
ータの転送を行う時、このデータの転送を制御する各々
のＣＰＵ４，９に接続されている情報転送装置、１２は
各々の情報転送装置４，９を結び付けて各々のプロセッ
サ２，３との間のデータを転送させるインターフェース
線である。
次に動作について説明する。
プロセッサ２の内部でデータの転送が行われる場合、Ｉ
１０装置７から出力されるデータは■／０制御装置６に
よって制御されてチャネル制御装置５に入力される。
１０装置７から出力されるデータは■／０制御装置６に
よって制御されてチャネル制御装置５に入力される。
ここで、ＣＰＵ４は各チャネル制御装置５を制御し、各
１１０制御装置６から送られて来たデータを順次処理し
ていく。
１１０制御装置６から送られて来たデータを順次処理し
ていく。
また、各々のプロセッサ２，３との間でデータの転送を
行う場合、ＣＰＵはインターフェースとしての情報転送
装置８，１１を介在させて上記データの転送を制御させ
る。
行う場合、ＣＰＵはインターフェースとしての情報転送
装置８，１１を介在させて上記データの転送を制御させ
る。
この場合、情報転送装置８，１１は外部のインターフェ
ースである。
ースである。
従来のデータ転送方式は以上のように構成されているの
で、単一のブロモ・ノサで構成されている時にもこの外
部インターフェース装置と接続するためのハードウェア
を備えることが必要となり、プロセッサ自身の方式が煩
雑で、かつ高価なものとなる欠点があった。
で、単一のブロモ・ノサで構成されている時にもこの外
部インターフェース装置と接続するためのハードウェア
を備えることが必要となり、プロセッサ自身の方式が煩
雑で、かつ高価なものとなる欠点があった。
また上記外部インターフェース装置の試験を実施する場
合にも、各ブロモ・ノサどうしが結合されたマルチプロ
セッサ構成とする必要があり、デハソグに時間がかかる
という問題があった。
合にも、各ブロモ・ノサどうしが結合されたマルチプロ
セッサ構成とする必要があり、デハソグに時間がかかる
という問題があった。
この発明は上記のような問題を解消するためになされた
もので、複数台備わっているーチャネル制御装置の少な
くとも一台を情報転送装置と入れ替えることにより、簡
単にマルチプロセッサを構成し、単一のプロセッサ構成
であっても、情報転送装置の試験ができる複数のプロセ
ッサ間の情報転送方式を実現することを目的とする。
もので、複数台備わっているーチャネル制御装置の少な
くとも一台を情報転送装置と入れ替えることにより、簡
単にマルチプロセッサを構成し、単一のプロセッサ構成
であっても、情報転送装置の試験ができる複数のプロセ
ッサ間の情報転送方式を実現することを目的とする。
このためこの発明は複数のチャネル制御装置５゜１０の
うちのいずれかのチャネル制御装置５゜１０を情報転送
装置８として用い、各プロセッサ間でのデータの転送を
行えるようにしたことを特徴としている。
うちのいずれかのチャネル制御装置５゜１０を情報転送
装置８として用い、各プロセッサ間でのデータの転送を
行えるようにしたことを特徴としている。
各々のプロセッサ２，３の間でデータの転送を行う場合
、チャネル制御装置５が情報転送装置８としてそのデー
タの転送の仲介を行う。
、チャネル制御装置５が情報転送装置８としてそのデー
タの転送の仲介を行う。
このデータの転送の仲介を行うチャネル制御部置５はＣ
ＰＵ−チャネル制御装置５間のインターフェースとして
各プロセッサ２，３内に備えられているＣＰＵ−チャネ
ル制御部間のインターフェースによって制御される。
ＰＵ−チャネル制御装置５間のインターフェースとして
各プロセッサ２，３内に備えられているＣＰＵ−チャネ
ル制御部間のインターフェースによって制御される。
以下この発明の一実施例を図について説明する。
なお、従来技術と同一の構成要素については同一番号又
は相当する番号を付してその説明を省略する。
は相当する番号を付してその説明を省略する。
第１図は本発明の一実施例を示す構成図で、図のプロセ
ッサ２，３に接続されているインターフまた、第２図は
情報転送装置８の内部の構成図で、図において、１４は
自系ＣＰＵ４内の各ユニット間のデータ書込み／読出し
を制御する制御パ＝４− からマイクロプログラム制御への割込みを要求す゛りる
割込み要求パス、１６は自系ＣＰＵ４内部のアドレス／
データバス 、１７は自系ブロモ・ノサ２１７の情報を
他系のプロセッサ３に転送するドライバー、１９は自系
ＣＰＵ４からのデータ書込み要求を判定し、他系プロセ
ッサ３への情報の送信を制御する第１の転送制御装置、
２０は他系プロセッサ３に情報の転送開始を伝える自系
ブロモ・ノサ状態出力信号、２１は他系のブロモ・ノサ
３への情報転送出力パス、２２は他系のプロセッサ３か
らの情報転送入力パス、２３は他系のブロモ・ノサ状態
信号の入力パス、２４は他系ブロモ・ノサ３からの情報
を受けるレシーバ−１２５は他系のプロセッサ３から転
送された情報を保持する第２のデータバッファ、２６は
他系のブロモ・ノサ３の情報転送開始動作を検知し、自
系のブロモ・フサ２内の第２のデータバッファへの情報
の保持を制御する第２の転送制御装置、２７は第２のデ
ータバッファ２５内の情報の持つコードを判別し自系の
プロセッサ２に対する情報転送要求があれば、自系マイ
クロプログラム制御へ割込み要求を出力する割込み制御
装置、２８は第２のデータバッファ２５に保持される他
系のプロセッサ３からの情報を自系のアドレス／データ
バス１６へ送出するドライバーである。
ッサ２，３に接続されているインターフまた、第２図は
情報転送装置８の内部の構成図で、図において、１４は
自系ＣＰＵ４内の各ユニット間のデータ書込み／読出し
を制御する制御パ＝４− からマイクロプログラム制御への割込みを要求す゛りる
割込み要求パス、１６は自系ＣＰＵ４内部のアドレス／
データバス 、１７は自系ブロモ・ノサ２１７の情報を
他系のプロセッサ３に転送するドライバー、１９は自系
ＣＰＵ４からのデータ書込み要求を判定し、他系プロセ
ッサ３への情報の送信を制御する第１の転送制御装置、
２０は他系プロセッサ３に情報の転送開始を伝える自系
ブロモ・ノサ状態出力信号、２１は他系のブロモ・ノサ
３への情報転送出力パス、２２は他系のプロセッサ３か
らの情報転送入力パス、２３は他系のブロモ・ノサ状態
信号の入力パス、２４は他系ブロモ・ノサ３からの情報
を受けるレシーバ−１２５は他系のプロセッサ３から転
送された情報を保持する第２のデータバッファ、２６は
他系のブロモ・ノサ３の情報転送開始動作を検知し、自
系のブロモ・フサ２内の第２のデータバッファへの情報
の保持を制御する第２の転送制御装置、２７は第２のデ
ータバッファ２５内の情報の持つコードを判別し自系の
プロセッサ２に対する情報転送要求があれば、自系マイ
クロプログラム制御へ割込み要求を出力する割込み制御
装置、２８は第２のデータバッファ２５に保持される他
系のプロセッサ３からの情報を自系のアドレス／データ
バス１６へ送出するドライバーである。
次に動作について説明する。
白系のプロセッサ２から他系のプロセッサ３に対する情
報転送の場合、マイクロプログラム制御により自系内の
情報転送装置８に対しデータを書込む。これは自系ＣＰ
Ｕ４内のユニット間データ書込み／続出し制御パス１４
にコマンドを送出すると同時に、アドレス／データバス
１６に転送データを出力することにより、自系内の情報
転送装置８の第１の転送制御装置１９が起動され、第１
のデータバッファ１７にセントされることにより成る。
報転送の場合、マイクロプログラム制御により自系内の
情報転送装置８に対しデータを書込む。これは自系ＣＰ
Ｕ４内のユニット間データ書込み／続出し制御パス１４
にコマンドを送出すると同時に、アドレス／データバス
１６に転送データを出力することにより、自系内の情報
転送装置８の第１の転送制御装置１９が起動され、第１
のデータバッファ１７にセントされることにより成る。
次に、第１の転送制御装置１９により自系プロセソサ状
態出力信号２０が有意となると同時に情報転送出力パス
に転送データがドライブされ、インターフェース線１２
を経由して他系内の情報転送袋Ｗ１１へ伝達される。
態出力信号２０が有意となると同時に情報転送出力パス
に転送データがドライブされ、インターフェース線１２
を経由して他系内の情報転送袋Ｗ１１へ伝達される。
一方、他系内の情報転送装置１１においては、状態信号
入力パス２３を通り、第２の転送制御装置２６で、情報
転送の開始を検知し、第２のデータバッファ２５へ転送
データ受付は指示を出すことにより、転送データは情報
転送入力パス２２゜レシーバ−２４を経由して第２のデ
ータバッファ２５にセットされる。
入力パス２３を通り、第２の転送制御装置２６で、情報
転送の開始を検知し、第２のデータバッファ２５へ転送
データ受付は指示を出すことにより、転送データは情報
転送入力パス２２゜レシーバ−２４を経由して第２のデ
ータバッファ２５にセットされる。
この結果、割込み制御装置２７が予め決められている転
送情報内制御ビットを調べ、自系に対する割込み要因（
ＲＥＱ）があればＣＰＵに対し割込み要求信号を送出す
る。
送情報内制御ビットを調べ、自系に対する割込み要因（
ＲＥＱ）があればＣＰＵに対し割込み要求信号を送出す
る。
自系の情報転送装置８からの割込み要求を検知したＣＰ
Ｕはマイクロプログラムに割込みをかげ、情報転送処理
に制御を移し、アドレス／データバスを通して第２デー
タバツフア２５内に保持されている情報を読出すことに
より、マイクロプログラムの検知するところとなり情報
転送は終了する。
Ｕはマイクロプログラムに割込みをかげ、情報転送処理
に制御を移し、アドレス／データバスを通して第２デー
タバツフア２５内に保持されている情報を読出すことに
より、マイクロプログラムの検知するところとなり情報
転送は終了する。
他系プロセッサからの返送情報は返送データ内の転送情
報内制御ビットを変更し、返送データであることを相手
のプロセッサへ伝えることが必要な点を除き上記動作と
全く逆に実施される。
報内制御ビットを変更し、返送データであることを相手
のプロセッサへ伝えることが必要な点を除き上記動作と
全く逆に実施される。
なお、上記実施例では転送情報内に制御ヒントを設はマ
イクロプログラムで判定する例を示したが、送受信のシ
ーケンス制御をハードウェアで実現してもよい。
イクロプログラムで判定する例を示したが、送受信のシ
ーケンス制御をハードウェアで実現してもよい。
更に、情報転送装置間の１マシンサイクルにおける転送
データ幅と、プロセッサ内アドレス／データバス幅とを
合わせる必要もなく、例えば情報転送を数マシンサイク
ルに分けて実施してもよい。
データ幅と、プロセッサ内アドレス／データバス幅とを
合わせる必要もなく、例えば情報転送を数マシンサイク
ルに分けて実施してもよい。
上記実施例では情報転送装置間のインターフェースを第
３図（ａ）に示すように単方向パス２９のＩ１０接続し
たか、第３図（ｂ）に示すように双方向パス３０を用い
て双方向ハスの接続方式としてもよい。
３図（ａ）に示すように単方向パス２９のＩ１０接続し
たか、第３図（ｂ）に示すように双方向パス３０を用い
て双方向ハスの接続方式としてもよい。
〔発明の効果〕
以上のようにこの発明によれば、複数のチャネ−ｄ−
ル制御装置のうちのいずれかのチャネル制御装置を情報
転送装置として用いたので、安価にマルチプロセッサシ
ステムを構成することができ、また、チャネル制御装置
と同様にランプケーブルを他系とのインターフェースに
接続することにより単一プロセソサ構成においても情報
転送装置のハードウェアの診断を実施でき、保守性、可
用性の高いマルチプロセッサシステムを得られる効果が
ある。
転送装置として用いたので、安価にマルチプロセッサシ
ステムを構成することができ、また、チャネル制御装置
と同様にランプケーブルを他系とのインターフェースに
接続することにより単一プロセソサ構成においても情報
転送装置のハードウェアの診断を実施でき、保守性、可
用性の高いマルチプロセッサシステムを得られる効果が
ある。
第１図は、この発明の一実施例による情報転送方式の構
成図、第２図は情報転送装置の詳細な構成図、第３図（
ａｌ、 （ｂ）はパスの接続方式を示す図、第４図は従
来の情報転送方式の構成図である。 ■・・・主記憶装置、２，３・・・単一プロセッサ、４
，９・・・ＣＰＵ、５．１０・・・チャネル制御装置、
６・・・Ｉ１０制御装置、７・・・Ｉ１０装置、８，１
１・・・情報転送装置、Ｉ２・・・インターフェース線
。
成図、第２図は情報転送装置の詳細な構成図、第３図（
ａｌ、 （ｂ）はパスの接続方式を示す図、第４図は従
来の情報転送方式の構成図である。 ■・・・主記憶装置、２，３・・・単一プロセッサ、４
，９・・・ＣＰＵ、５．１０・・・チャネル制御装置、
６・・・Ｉ１０制御装置、７・・・Ｉ１０装置、８，１
１・・・情報転送装置、Ｉ２・・・インターフェース線
。
Claims (1)
- 入出力装置に入出力されるべきデータの伝送用の各チャ
ネルを複数のチャネル制御装置を用いて制御し、上記入
出力装置と処理装置との間でデータの転送を行っている
プロセッサが複数結合され、各々のプロセッサどうしが
情報転送装置を介在させてデータの転送を行う情報転送
方式において、上記複数のチャネル制御装置のうちのい
ずれかのチャネル制御装置を上記情報転送装置として用
いて上記各々のプロセッサがデータの転送を行うことを
特徴とする情報転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21429686A JPS6368954A (ja) | 1986-09-11 | 1986-09-11 | 情報転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21429686A JPS6368954A (ja) | 1986-09-11 | 1986-09-11 | 情報転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6368954A true JPS6368954A (ja) | 1988-03-28 |
Family
ID=16653380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21429686A Pending JPS6368954A (ja) | 1986-09-11 | 1986-09-11 | 情報転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6368954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6148358A (en) * | 1997-06-09 | 2000-11-14 | Nec Corporation | Separately-controlled multi-task computer system |
-
1986
- 1986-09-11 JP JP21429686A patent/JPS6368954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6148358A (en) * | 1997-06-09 | 2000-11-14 | Nec Corporation | Separately-controlled multi-task computer system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04318654A (ja) | マイクロプロセッサへの割り込みのリダイレクションシステム | |
| JPS6368954A (ja) | 情報転送方式 | |
| JP3141948B2 (ja) | 計算機システム | |
| JP2906197B2 (ja) | 二重化バス装置 | |
| JPH02166548A (ja) | 共通バス制御方式 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPH0254362A (ja) | 並列処理コンピュータ | |
| JP3086245B2 (ja) | 他系アクセス指定装置 | |
| JPS60136853A (ja) | デ−タ転送方式 | |
| JPH01316851A (ja) | チャネル制御方式 | |
| KR920007170B1 (ko) | 다중처리기 시스템의 인터럽트 버스 정합장치 | |
| JP2837522B2 (ja) | 入出力命令制御方式 | |
| JPH01142962A (ja) | データ転送制御方式 | |
| JPS6385955A (ja) | ダイレクトメモリアクセス転送制御装置 | |
| JPH0535693A (ja) | データ転送装置 | |
| JPS62188536A (ja) | 回線状態表示方式 | |
| JP2000298639A (ja) | 送出回路、受信回路、インタフェース回路、システム制御装置、入出力制御装置、情報処理装置 | |
| JPH034349A (ja) | Ｄｍａ転送方式 | |
| JPH0238279A (ja) | データ伝送制御装置 | |
| JPH08161253A (ja) | Ｄｍａ制御方法およびｄｍａ制御装置 | |
| JPH0227460A (ja) | 割り込み保留レジスタ制御方式 | |
| JPH11316743A (ja) | 共有メモリ制御方法及び制御装置 | |
| JPH11134288A (ja) | バスコントローラ | |
| JPH02196364A (ja) | 数値制御装置の外部データ記憶装置接続方式 | |
| JPH01312658A (ja) | 計算機システム |