JPS6370552A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6370552A JPS6370552A JP61213851A JP21385186A JPS6370552A JP S6370552 A JPS6370552 A JP S6370552A JP 61213851 A JP61213851 A JP 61213851A JP 21385186 A JP21385186 A JP 21385186A JP S6370552 A JPS6370552 A JP S6370552A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- layer
- insulating film
- region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路技術さらには半導体集積回
路装置における抵抗素子の形成に適用して特に有効な技
術に関する。
路装置における抵抗素子の形成に適用して特に有効な技
術に関する。
［従来の技術］
従来、半導体集積回路における抵抗素子は、一般に半導
体基板の主面に形成された拡散層、もしくは半導体基板
の表面に形成された酸化膜上に形成されたニクロムやタ
ンタルのような金属層もしくはポリシリコンのような半
導体層からなる薄膜抵抗によって構成されていた（［株
コオーム社が昭和５６年６月に発行した「半導体ハンド
ブック（第２版）」第３３５〜第３３７頁、第５８２頁
参照）。
体基板の主面に形成された拡散層、もしくは半導体基板
の表面に形成された酸化膜上に形成されたニクロムやタ
ンタルのような金属層もしくはポリシリコンのような半
導体層からなる薄膜抵抗によって構成されていた（［株
コオーム社が昭和５６年６月に発行した「半導体ハンド
ブック（第２版）」第３３５〜第３３７頁、第５８２頁
参照）。
［発明が解決しよう偕する問題点コ
半導体集積回路装置において形成される抵抗素子は、シ
ート抵抗が数百Ω／口程度であるため、トランジスタに
比べて大きな面積を必要とする。
ート抵抗が数百Ω／口程度であるため、トランジスタに
比べて大きな面積を必要とする。
しかも、半導体集積回路におけるトランジスタはますま
す微細化される傾向にあるが、チップ上の抵抗素子はト
ランジスタの微細化と同じ割合で縮小することができな
い。しかるに、従来の半導体集積回路装置においては、
各抵抗素子が基板上の別個の位置に形成されていた。
す微細化される傾向にあるが、チップ上の抵抗素子はト
ランジスタの微細化と同じ割合で縮小することができな
い。しかるに、従来の半導体集積回路装置においては、
各抵抗素子が基板上の別個の位置に形成されていた。
そのため、半導体基板上での抵抗素子の占有面積の比率
が、高集積化に伴ってますます大きくなり、チップサイ
ズの低減が困難になるという問題点があった。
が、高集積化に伴ってますます大きくなり、チップサイ
ズの低減が困難になるという問題点があった。
この発明の目的は、半導体集積回路装置における抵抗素
子の占有面積を低減させ、もってチップサイズの縮小を
図ることにある。
子の占有面積を低減させ、もってチップサイズの縮小を
図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、半導体基板の主面に形成された拡散層からな
る拡散領域の上方に、絶縁膜を介して薄膜抵抗を形成し
て、抵抗領域を三次元化するというものである。
る拡散領域の上方に、絶縁膜を介して薄膜抵抗を形成し
て、抵抗領域を三次元化するというものである。
［作用コ
上記した手段によれば、同一面積に対する抵抗値の大き
さを、拡散抵抗または薄膜抵抗のみとした場合に比べて
約２倍にすることができ、これによって、抵抗素子の占
有面積を低減させ、もってチップサイズの縮小を図ると
いう上記目的を達成することができる。
さを、拡散抵抗または薄膜抵抗のみとした場合に比べて
約２倍にすることができ、これによって、抵抗素子の占
有面積を低減させ、もってチップサイズの縮小を図ると
いう上記目的を達成することができる。
［実施例コ
第１図及び第２図には１本発明をバイポーラ集積回路装
置に適用した場合の素子の断面構造とレイアウトの一実
施例が示されている。
置に適用した場合の素子の断面構造とレイアウトの一実
施例が示されている。
この実施例では、単結晶シリコンのような半導体基板１
の主面に気相成長法によりＮ−型エピタキシャル層２が
形成され、このＮ−型エピタキシャル層２の表面には、
拡散抵抗となるＰ型半導体領域３が形成されている。こ
の半導体領域３は例えば、図示しないバイポーラトラン
ジスタのベース領域と同時もしくは単独に形成される。
の主面に気相成長法によりＮ−型エピタキシャル層２が
形成され、このＮ−型エピタキシャル層２の表面には、
拡散抵抗となるＰ型半導体領域３が形成されている。こ
の半導体領域３は例えば、図示しないバイポーラトラン
ジスタのベース領域と同時もしくは単独に形成される。
半導体領域３の周囲はフィールド酸化膜と呼ばれる比較
的厚い素子分離用の酸化シリコン膜４によって囲繞され
ている。Ｐ型半導体領域３の両端部には、アルミ電極５
ａ、５ｂが接触され、このアルミ電極５ａ、５ｂは拡散
抵抗の端子とされる。
的厚い素子分離用の酸化シリコン膜４によって囲繞され
ている。Ｐ型半導体領域３の両端部には、アルミ電極５
ａ、５ｂが接触され、このアルミ電極５ａ、５ｂは拡散
抵抗の端子とされる。
そして、この実施例では、上記拡散抵抗としてのＰ型半
導体領域３の上に酸化シリコン膜のような第１層間絶縁
膜６を介して、ポリシリコン（多結晶シリコン）層７か
らなる薄膜抵抗が電極５ａ。
導体領域３の上に酸化シリコン膜のような第１層間絶縁
膜６を介して、ポリシリコン（多結晶シリコン）層７か
らなる薄膜抵抗が電極５ａ。
５ｂ間に位置するように形成されている。このポリシリ
コン層７の両端には、アルミ電極５Ｃ９５ｄが接触され
、薄膜抵抗の端子とされている。
コン層７の両端には、アルミ電極５Ｃ９５ｄが接触され
、薄膜抵抗の端子とされている。
なお、アルミ電極５８〜５ｄは、上記ポリシリコン層７
の上にＰＳＧ （リン・シリケート・ガラス）膜のよう
な第２層間絶縁膜８を形成してから、この絶縁膜８及び
第１層間絶縁膜６にコンタクトホール９ａ〜９ｄを形成
し、それからアルミニウム層を蒸着した後、パターニン
グを行なうことによって形成される。
の上にＰＳＧ （リン・シリケート・ガラス）膜のよう
な第２層間絶縁膜８を形成してから、この絶縁膜８及び
第１層間絶縁膜６にコンタクトホール９ａ〜９ｄを形成
し、それからアルミニウム層を蒸着した後、パターニン
グを行なうことによって形成される。
第２図には、上記のような構造の抵抗素子をバイポーラ
集積回路に適用した場合のトランジスタ領域と抵抗領域
のレイアウトの一例が示されている。
集積回路に適用した場合のトランジスタ領域と抵抗領域
のレイアウトの一例が示されている。
第２図において、符号１０で示す部分がトランジスタ形
成領域、符号３で示す部分が拡散抵抗となるＰ型半導体
領域である。また、符号７で示すのがポジシリコン層か
らなる薄膜抵抗、符号９ａ〜９ｄで示すのが、各抵抗の
接続端子としてのアルミ電極５８〜５ｄのコンタクトホ
ールである。
成領域、符号３で示す部分が拡散抵抗となるＰ型半導体
領域である。また、符号７で示すのがポジシリコン層か
らなる薄膜抵抗、符号９ａ〜９ｄで示すのが、各抵抗の
接続端子としてのアルミ電極５８〜５ｄのコンタクトホ
ールである。
第２図から明らかなように本実施例に従うと。
半導体基板上の同一の領域内にそれぞれ２つの抵抗素子
が上下に重なりあうように形成することができるため、
抵抗の占有面積が低減される。
が上下に重なりあうように形成することができるため、
抵抗の占有面積が低減される。
つまり、半導体基板上に形成された抵抗素子が、拡散抵
抗もしくは薄膜抵抗のみの場合、第２図と同じ数の抵抗
とトランジスタを形成するには、第４図に示すように抵
抗を別々の領域に形成しなければならなかった。これに
対し、上記実施例に従うと、抵抗領域が三次元化される
ため抵抗領域全体の占有面積が第４図のレイアウト方式
に比べておよそ２分の１に減少される。
抗もしくは薄膜抵抗のみの場合、第２図と同じ数の抵抗
とトランジスタを形成するには、第４図に示すように抵
抗を別々の領域に形成しなければならなかった。これに
対し、上記実施例に従うと、抵抗領域が三次元化される
ため抵抗領域全体の占有面積が第４図のレイアウト方式
に比べておよそ２分の１に減少される。
なお、上記実施例（第２図）に示されている拡散抵抗３
及び薄膜抵抗７は各々別個の抵抗素子として使用しても
良いが、拡散層（３）とポリシリコンＭ（７）とを一方
の端部において、短絡させて、一つの抵抗として使用す
るようにしてもよい。
及び薄膜抵抗７は各々別個の抵抗素子として使用しても
良いが、拡散層（３）とポリシリコンＭ（７）とを一方
の端部において、短絡させて、一つの抵抗として使用す
るようにしてもよい。
つまり、折り返し抵抗として使用するものである。
また、上記実施例では、拡散抵抗３と薄膜抵抗７を完全
に重合させているが、各々の抵抗領域の長手方向を第３
図に示すように直交させ、もしくは斜めに交叉させるよ
うにしてもよい、このようにすれば、第２図のレイアウ
ト方式に比べると多少面積効率は劣るが、第４図のレイ
アウト方式に比べるとかなり抵抗の占有面積を減少させ
ることができる。また、レイアウトの自由度が大きくな
る。
に重合させているが、各々の抵抗領域の長手方向を第３
図に示すように直交させ、もしくは斜めに交叉させるよ
うにしてもよい、このようにすれば、第２図のレイアウ
ト方式に比べると多少面積効率は劣るが、第４図のレイ
アウト方式に比べるとかなり抵抗の占有面積を減少させ
ることができる。また、レイアウトの自由度が大きくな
る。
しかも、第２図の実施例ではアルミ電極５ａ。
５０間及び５ｂ、５ｄ間の短絡を防止するためポリシリ
コン層７の長さを拡散層３の長さよりも一定以上短くし
なければならないという制約があったが、第３図の実施
例ではそのような制約がない。
コン層７の長さを拡散層３の長さよりも一定以上短くし
なければならないという制約があったが、第３図の実施
例ではそのような制約がない。
これとともに、第２図の実施例ではアルミ電極５ａおよ
び５ｄの形成部の絶縁膜の段差が大きいが、第３図の実
施例では電極部の絶縁膜の段差が小さいのでコンタクト
ホールの形成も容易となる。
び５ｄの形成部の絶縁膜の段差が大きいが、第３図の実
施例では電極部の絶縁膜の段差が小さいのでコンタクト
ホールの形成も容易となる。
なお、上記実施例では、薄膜抵抗７がポリシリコン層に
よって構成されていると説明したが、それに限定されず
、ニクロムやタンタルのような金ｒｉＡ層を用いるよう
にしてもよい、ただし、近年、半導体集積回路ではバイ
ポーラトランジスタのエミッタ電極やＭＯＳＦＥＴのゲ
ート電極にポリシリコン層が使用されることが多いので
、そのような場合にポリシリコンを使用するようにすれ
ば、ポリシリコン電極とポリシリコン抵抗とを同時に形
成することができる。
よって構成されていると説明したが、それに限定されず
、ニクロムやタンタルのような金ｒｉＡ層を用いるよう
にしてもよい、ただし、近年、半導体集積回路ではバイ
ポーラトランジスタのエミッタ電極やＭＯＳＦＥＴのゲ
ート電極にポリシリコン層が使用されることが多いので
、そのような場合にポリシリコンを使用するようにすれ
ば、ポリシリコン電極とポリシリコン抵抗とを同時に形
成することができる。
以上説明したように上記実施例では、半導体基板の主面
に形成された拡散層からなる抵抗領域の上方に、絶縁膜
を介して薄膜抵抗を形成するようにしたので、同一面積
に対する抵抗値の大きさを、拡散抵抗または薄膜抵抗の
みとした場合に比べて約２倍にすることができるという
作用により、抵抗素子の占有面積が低減され、これによ
ってチップサイズが縮小されるという効果がある。
に形成された拡散層からなる抵抗領域の上方に、絶縁膜
を介して薄膜抵抗を形成するようにしたので、同一面積
に対する抵抗値の大きさを、拡散抵抗または薄膜抵抗の
みとした場合に比べて約２倍にすることができるという
作用により、抵抗素子の占有面積が低減され、これによ
ってチップサイズが縮小されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
抵抗領域が拡散抵抗と薄膜抵抗の２段構造とされている
が、ポリシリコン層７の上に、絶縁膜８を介してさらに
ポリシリコン層等からなる第２の薄膜抵抗を形成するよ
うしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
抵抗領域が拡散抵抗と薄膜抵抗の２段構造とされている
が、ポリシリコン層７の上に、絶縁膜８を介してさらに
ポリシリコン層等からなる第２の薄膜抵抗を形成するよ
うしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ集積回路
に適用したものについて説明したがこの発明はそれに限
定されず、ＭＯＳ集積回路その他生導体集積回路装置一
般に利用することができる。
をその背景となった利用分野であるバイポーラ集積回路
に適用したものについて説明したがこの発明はそれに限
定されず、ＭＯＳ集積回路その他生導体集積回路装置一
般に利用することができる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、半導体基板上に抵抗を形成する場合に、抵抗
素子の占有面積を低減させ、もってチップサイズの縮小
を図ることができる９
素子の占有面積を低減させ、もってチップサイズの縮小
を図ることができる９
第１図は、本発明に係る半導体集積回路装置における抵
抗領域の構造の一実施例を示すもので、第２図における
Ｉ−■’線に沿った断面図。 第２図は本発明に係る抵抗構造を適用した場合の素子の
レイアウトの一例を示す平面説明図、第３図は本発明の
他の実施例を示す平面説明図、第４図は従来の抵抗を用
いた場合の第２図に対応するレイアウトを示す平面説明
図である。 １・・・・半導体基板、３・・・・拡散抵抗（Ｐ型半導
体領域）、５ａ〜５ｄ・・・・アルミ電極、６，８・・
・・絶縁膜、７・・・・ポリシリコン層（薄膜抵抗）９
８〜９ｄ・・・・コンタクトホール、１０・・・・トラ
ンジスタ形成領域。 第 １ 図 第 ２ 図 第 ３ 図 ｙル 第 ７４ 図
抗領域の構造の一実施例を示すもので、第２図における
Ｉ−■’線に沿った断面図。 第２図は本発明に係る抵抗構造を適用した場合の素子の
レイアウトの一例を示す平面説明図、第３図は本発明の
他の実施例を示す平面説明図、第４図は従来の抵抗を用
いた場合の第２図に対応するレイアウトを示す平面説明
図である。 １・・・・半導体基板、３・・・・拡散抵抗（Ｐ型半導
体領域）、５ａ〜５ｄ・・・・アルミ電極、６，８・・
・・絶縁膜、７・・・・ポリシリコン層（薄膜抵抗）９
８〜９ｄ・・・・コンタクトホール、１０・・・・トラ
ンジスタ形成領域。 第 １ 図 第 ２ 図 第 ３ 図 ｙル 第 ７４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主面に形成された抵抗領域としての
半導体領域の上には、絶縁膜を介して薄膜抵抗素子が形
成されてなることを特徴とする半導体集積回路装置。 ２、上記薄膜抵抗素子は、上記抵抗領域上においてその
長手方向が抵抗領域の長手方向と直交するように配設さ
れてなることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 ３、上記薄膜抵抗素子は、多結晶シリコン層により構成
されてなることを特徴とする特許請求の範囲第１項もし
くは第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213851A JPS6370552A (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213851A JPS6370552A (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370552A true JPS6370552A (ja) | 1988-03-30 |
Family
ID=16646070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213851A Pending JPS6370552A (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101262A (ja) * | 1989-09-14 | 1991-04-26 | Fuji Electric Co Ltd | 集積回路装置用組込抵抗の製造方法 |
-
1986
- 1986-09-12 JP JP61213851A patent/JPS6370552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101262A (ja) * | 1989-09-14 | 1991-04-26 | Fuji Electric Co Ltd | 集積回路装置用組込抵抗の製造方法 |
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