JPH012367A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH012367A JPH012367A JP62-158014A JP15801487A JPH012367A JP H012367 A JPH012367 A JP H012367A JP 15801487 A JP15801487 A JP 15801487A JP H012367 A JPH012367 A JP H012367A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- resistance
- integrated circuit
- semiconductor integrated
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、配線材料として多結晶シリコンのような半導
体物質を用い、さらにその半導体物質により負荷抵抗を
形成した半導体集積回路装置に関する。
体物質を用い、さらにその半導体物質により負荷抵抗を
形成した半導体集積回路装置に関する。
半導体集積回路装置、特にＭＯ３ＬＳＩにおいては、ゲ
ート電極と共に配線に多結晶シリコンを用いる。多結晶
ＳｉはＭにくらべて高い熱処理温度に耐え、熱処理によ
って表面に５ｉＯｔ絶縁膜を容易に作れるので多層配線
の場合に多く使われる。多結晶Ｓｉ配線層は、多結晶Ｓ
ｔに不純物を添加して抵抗を調整するので、一部分を高
抵抗にして負荷抵抗として利用した例は数多く実用化さ
れており、トランジスタ、ダイオード、コンデンサなど
とともに回路設計上重要な構成要素となっている。
ート電極と共に配線に多結晶シリコンを用いる。多結晶
ＳｉはＭにくらべて高い熱処理温度に耐え、熱処理によ
って表面に５ｉＯｔ絶縁膜を容易に作れるので多層配線
の場合に多く使われる。多結晶Ｓｉ配線層は、多結晶Ｓ
ｔに不純物を添加して抵抗を調整するので、一部分を高
抵抗にして負荷抵抗として利用した例は数多く実用化さ
れており、トランジスタ、ダイオード、コンデンサなど
とともに回路設計上重要な構成要素となっている。
これらの配ｖＡＮによる負荷抵抗においては、素子単体
としては抵抗値が可変であるものは現在のところ発表さ
れていないが、半導体集積回路装置における高集積化、
低消費電力化に伴うて最近になってこのような素子の必
要性は増大してきた。
としては抵抗値が可変であるものは現在のところ発表さ
れていないが、半導体集積回路装置における高集積化、
低消費電力化に伴うて最近になってこのような素子の必
要性は増大してきた。
以下にＣＭＯ３型Ｏ３ＡＭ （スタティック型ランダム
アクセスメモリ）を例にとって、この必要性を示す、Ｃ
ＭＯ３型Ｓ ＲＡ、Ｍはメモリセル内に高抵抗の負荷を
必要とするが、従来この高抵抗負荷に用いられた素子は
、大別して多結晶Ｓｉからなる配＆ＪＩＮＪの一部分を
低濃度化して高抵抗を得たものと、ＭＯ５型トランジス
・夕のオフ時のソース・ドレイン間抵抗を利用して高抵
抗を得たものとの、２種類に分類される。前者の抵抗素
子は、メモリセル内における占有面積が小さいという利
点がある反面、高抵抗負荷の必要がないアクセス時にも
抵抗値が固定されているため、このような抵抗素子を用
いたＳＲＡＭは消費電流が大きいという欠点があった。
アクセスメモリ）を例にとって、この必要性を示す、Ｃ
ＭＯ３型Ｓ ＲＡ、Ｍはメモリセル内に高抵抗の負荷を
必要とするが、従来この高抵抗負荷に用いられた素子は
、大別して多結晶Ｓｉからなる配＆ＪＩＮＪの一部分を
低濃度化して高抵抗を得たものと、ＭＯ５型トランジス
・夕のオフ時のソース・ドレイン間抵抗を利用して高抵
抗を得たものとの、２種類に分類される。前者の抵抗素
子は、メモリセル内における占有面積が小さいという利
点がある反面、高抵抗負荷の必要がないアクセス時にも
抵抗値が固定されているため、このような抵抗素子を用
いたＳＲＡＭは消費電流が大きいという欠点があった。
また後者の抵抗素子は、逆にアクセス時にトランジスタ
をオン状態にすることより低抵抗化することが可能であ
るため、この抵抗素子を用いたＳＲＡＭは消費電流が小
さいという利点がある反面、素子間分離を必要とするＭ
Ｏ３型トランジスタであるために、メモリセル内におけ
る占有面積が大きいという欠点があった。従って、ＣＭ
Ｏ３型Ｏ３ＡＭの高集積化と低消費電力化を推進するた
めには、メモリセル内占有面積が小さい半導体物質から
なる配線層を用いて、しかもその抵抗値が可変であるよ
うな高抵抗負荷素子が必要不可欠である。また、このよ
うな素子はＳＲＡＭだけではな（、他の様々な種類の半
導体集積回路装置において必要とされている。
をオン状態にすることより低抵抗化することが可能であ
るため、この抵抗素子を用いたＳＲＡＭは消費電流が小
さいという利点がある反面、素子間分離を必要とするＭ
Ｏ３型トランジスタであるために、メモリセル内におけ
る占有面積が大きいという欠点があった。従って、ＣＭ
Ｏ３型Ｏ３ＡＭの高集積化と低消費電力化を推進するた
めには、メモリセル内占有面積が小さい半導体物質から
なる配線層を用いて、しかもその抵抗値が可変であるよ
うな高抵抗負荷素子が必要不可欠である。また、このよ
うな素子はＳＲＡＭだけではな（、他の様々な種類の半
導体集積回路装置において必要とされている。
本発明の目的は、上述の必要を満たすような半導体物質
からなる配線層が抵抗値の可変の高抵抗負荷素子を形成
した半導体集積回路装置を提供することにある。
からなる配線層が抵抗値の可変の高抵抗負荷素子を形成
した半導体集積回路装置を提供することにある。
Ｃ問題点を解決するための手段〕
上述の目的を達成するために、本発明の半導体集積回路
装置は、第一の配線層上に絶縁層を介して半導体物質か
らなる第二の配線層が交差し、第二の配［５は第一配線
層との交差領域において、他の領域と異なる導電形で低
不純物濃度を有するものとする。
装置は、第一の配線層上に絶縁層を介して半導体物質か
らなる第二の配線層が交差し、第二の配［５は第一配線
層との交差領域において、他の領域と異なる導電形で低
不純物濃度を有するものとする。
第二の配線ツの他の領域と異なる導電形で低不純物濃度
である第一の配線層との交差領域の抵抗値は、第一の配
’／ＪＡＨの電位変化により変化させることが可能であ
るため、可変抵抗素子として利用できる。
である第一の配線層との交差領域の抵抗値は、第一の配
’／ＪＡＨの電位変化により変化させることが可能であ
るため、可変抵抗素子として利用できる。
以下図を引用して本発明の一実施例について説明する。
第１図において、図の面に垂直方向に走る一層目配線１
と図の面に平行方向に走る二層目配線２はいずれも多結
晶シリコンからなり、図示しない半導体基板上のフィー
ルド酸化１１１３の上に、眉間熱酸化膜４を介して積層
されている。−層目配＆１１はＣＶＤ酸化膜５の中に埋
められている。
と図の面に平行方向に走る二層目配線２はいずれも多結
晶シリコンからなり、図示しない半導体基板上のフィー
ルド酸化１１１３の上に、眉間熱酸化膜４を介して積層
されている。−層目配＆１１はＣＶＤ酸化膜５の中に埋
められている。
二層目多結晶シリコン配置３１２は、−層目配線ｌとの
交差領域２１のみが低不純物濃度のｎ型多結晶シリコン
となっており、高不純物濃度で低抵抗のｐ型である他の
領域２２とはｐ−ｎ接合を形成している。−層目配線１
は高不純物濃度のｐ型多結晶シリコンからなる０以上に
述べた構造により、この二層目配線の交差部分は、−層
目多結晶シリコン配線１をＭＯ３型ＦＥＴのゲート、二
層目多結晶シリコン配線２のｐ” ＋ ｎ−＋ ｐ″
ｗＩ域２２．２１゜２２をそれぞれソース、基板、ドレ
インと同様の機能をもつ領域と考えることが出来るため
、眉間熱酸化膜３が十分に薄い場合は一層目配線１の電
位変化によって二層目配線２のｎ−領域２１の抵抗値を
変化させることができる。
交差領域２１のみが低不純物濃度のｎ型多結晶シリコン
となっており、高不純物濃度で低抵抗のｐ型である他の
領域２２とはｐ−ｎ接合を形成している。−層目配線１
は高不純物濃度のｐ型多結晶シリコンからなる０以上に
述べた構造により、この二層目配線の交差部分は、−層
目多結晶シリコン配線１をＭＯ３型ＦＥＴのゲート、二
層目多結晶シリコン配線２のｐ” ＋ ｎ−＋ ｐ″
ｗＩ域２２．２１゜２２をそれぞれソース、基板、ドレ
インと同様の機能をもつ領域と考えることが出来るため
、眉間熱酸化膜３が十分に薄い場合は一層目配線１の電
位変化によって二層目配線２のｎ−領域２１の抵抗値を
変化させることができる。
第２図＋ａｌ〜（ｈ）は、第１図に示した実施例の製造
方法を工程順に示したものである。まず、フィールド酸
化膜３上に減圧ＣＶＤ法によって５０００人の厚さに被
着した多結晶シリコン層１をフォトエツチング法により
２−の幅の条状に加工した後、はう素イオン６の注入に
より高濃度のほう素原子を導入する （第２図（ａｌ、
（ｂｌ） 、はう素は熱処理によって多結晶シリコン
層全体に拡散し、−層目配ｗＡ″１は全体が高濃度ｐ″
層になる０次に減圧ＣＶＤ法により層間絶縁膜５として
Ｓｉ０ｇ膜を被着した後、−層目配ｖＡｌの上の部分の
段差をエンチバック法を用いて平坦化する （第２図ｔ
ｅ１． （ｄ）） 、次に乾燥した０３ガスを用いた熱
酸化法により配置２および層間酸化ｗｊ４５の上に５０
０λの厚さの眉間熱酸化Ｍ４を形成した後、二層目多結
晶シリコン層２を減圧ＣＶＤ法によって被着し、２４の
幅の条状にフォトエツチング法により加工する （第２
図（ｅ）。
方法を工程順に示したものである。まず、フィールド酸
化膜３上に減圧ＣＶＤ法によって５０００人の厚さに被
着した多結晶シリコン層１をフォトエツチング法により
２−の幅の条状に加工した後、はう素イオン６の注入に
より高濃度のほう素原子を導入する （第２図（ａｌ、
（ｂｌ） 、はう素は熱処理によって多結晶シリコン
層全体に拡散し、−層目配ｗＡ″１は全体が高濃度ｐ″
層になる０次に減圧ＣＶＤ法により層間絶縁膜５として
Ｓｉ０ｇ膜を被着した後、−層目配ｖＡｌの上の部分の
段差をエンチバック法を用いて平坦化する （第２図ｔ
ｅ１． （ｄ）） 、次に乾燥した０３ガスを用いた熱
酸化法により配置２および層間酸化ｗｊ４５の上に５０
０λの厚さの眉間熱酸化Ｍ４を形成した後、二層目多結
晶シリコン層２を減圧ＣＶＤ法によって被着し、２４の
幅の条状にフォトエツチング法により加工する （第２
図（ｅ）。
１ｏ）−次に二層目多結晶シリコン配線２の全面にりん
イオン７の注入により１０１Ｓ〜１０１“／−程度の低
濃度のりん原子を導入し、熱処理を行うと、二層目配線
２は全体が低濃度ｎ−１１になる （第２図（幻）、さ
らに−層目配線１の上に重なる２ｐ×２−の領域のみを
フォトレジスト８で覆った後、他の領域にほう素イオン
６の注入によりＩＱＩＩ、ＩＱＩ？／ｄ程度の高濃度の
ほう素原子を導入し、レジスト８を除去後熱処理を加え
ることにより、二層目多結晶シリコン配線２は、交差領
域２１のみがｎ−層、他の領域２２はｐ″層となる （
第２図（ｈ））、このようにして得た二層配線の一層目
配線の電位を０■から一２ｖに変化させることにより、
二層目配線の交差領域２１の抵抗が高抵抗から低抵抗に
変化し、二層目配線の抵抗値を約１／１０’程度低減す
ることができた。抵抗の絶対値については、二層目多結
晶シリコン配線２の領域２１．２２に対する不純物の導
入量に応じて自由に再現性よく変化させることができた
。
イオン７の注入により１０１Ｓ〜１０１“／−程度の低
濃度のりん原子を導入し、熱処理を行うと、二層目配線
２は全体が低濃度ｎ−１１になる （第２図（幻）、さ
らに−層目配線１の上に重なる２ｐ×２−の領域のみを
フォトレジスト８で覆った後、他の領域にほう素イオン
６の注入によりＩＱＩＩ、ＩＱＩ？／ｄ程度の高濃度の
ほう素原子を導入し、レジスト８を除去後熱処理を加え
ることにより、二層目多結晶シリコン配線２は、交差領
域２１のみがｎ−層、他の領域２２はｐ″層となる （
第２図（ｈ））、このようにして得た二層配線の一層目
配線の電位を０■から一２ｖに変化させることにより、
二層目配線の交差領域２１の抵抗が高抵抗から低抵抗に
変化し、二層目配線の抵抗値を約１／１０’程度低減す
ることができた。抵抗の絶対値については、二層目多結
晶シリコン配線２の領域２１．２２に対する不純物の導
入量に応じて自由に再現性よく変化させることができた
。
本発明によれば、絶縁膜を介して交差する配線の少なく
とも一方を半導体で形成し、その配線の交差領域を他の
領域と異なる導電形で低不純物濃度とすることにより他
方の配線をゲートとするＭｏＳ型Ｆ ＥＴ（７）構造が
でき上がるため、他方の配線の電位により制御できる高
抵抗負荷素子が一方の配線中に形成でき、局集積密度、
低消費電力の半導体集積回路装置を得ることができる。
とも一方を半導体で形成し、その配線の交差領域を他の
領域と異なる導電形で低不純物濃度とすることにより他
方の配線をゲートとするＭｏＳ型Ｆ ＥＴ（７）構造が
でき上がるため、他方の配線の電位により制御できる高
抵抗負荷素子が一方の配線中に形成でき、局集積密度、
低消費電力の半導体集積回路装置を得ることができる。
第１図は本発明の一実施例の要部断面図、第２図（ａｌ
〜（ｈ）は第１図に示した実施例の製造工程を順次示す
要部断面図である。
〜（ｈ）は第１図に示した実施例の製造工程を順次示す
要部断面図である。
Claims (1)
- （１）第一の配線層上に絶縁層を介して半導体物質から
なる第二の配線層が交差し、第二の配線層は第一の配線
層との交差領域において他の領域と異なる導電形で低不
純物濃度を有することを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158014A JPS642367A (en) | 1987-06-25 | 1987-06-25 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158014A JPS642367A (en) | 1987-06-25 | 1987-06-25 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH012367A true JPH012367A (ja) | 1989-01-06 |
| JPS642367A JPS642367A (en) | 1989-01-06 |
Family
ID=15662385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158014A Pending JPS642367A (en) | 1987-06-25 | 1987-06-25 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS642367A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226251A (ja) * | 1994-02-09 | 1995-08-22 | Amp Japan Ltd | ロック型コネクタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215064A (ja) * | 1982-06-07 | 1983-12-14 | Toshiba Corp | 積層型半導体装置 |
| JPS612357A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-06-25 JP JP62158014A patent/JPS642367A/ja active Pending
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