JPS6372145A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6372145A JPS6372145A JP61215811A JP21581186A JPS6372145A JP S6372145 A JPS6372145 A JP S6372145A JP 61215811 A JP61215811 A JP 61215811A JP 21581186 A JP21581186 A JP 21581186A JP S6372145 A JPS6372145 A JP S6372145A
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- JP
- Japan
- Prior art keywords
- ics
- module
- output terminals
- integrated circuit
- yield
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/07743—External electrical contacts
Landscapes
- Credit Cards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、例えば通称ＩＣカードと呼ばれる複数の半導
体集積回路を搭載した集積回路装置に関する。
体集積回路を搭載した集積回路装置に関する。
（ゝ従来の技術）
集積回路（以下ＩＣと称す）を複数個搭載するＩＣカー
ドに於ては、ＩＣの数が増加する程、歩留が低下する。
ドに於ては、ＩＣの数が増加する程、歩留が低下する。
即ち、１つのＩＣの歩留を今９０％とすると、ＩＣが２
ケでは８１％の歩留になるが、ＩＣが１０ケでは２２％
の歩留に、２０ケでは実に４％の歩留になり、工業的に
は意味のない数字となる。
ケでは８１％の歩留になるが、ＩＣが１０ケでは２２％
の歩留に、２０ケでは実に４％の歩留になり、工業的に
は意味のない数字となる。
これは、ＩＣカードのうち１ケのメモリーＩＣと、１ケ
のＣＰＵＩＣを用いたカードに於ては実用的な歩留を確
保できるが、多くのメモＩＪ −Ｉ Ｃを用いるカード
に於ては歩留が悪く、実用的でない事を示している。
のＣＰＵＩＣを用いたカードに於ては実用的な歩留を確
保できるが、多くのメモＩＪ −Ｉ Ｃを用いるカード
に於ては歩留が悪く、実用的でない事を示している。
（発明が解決しようとする問題点）
本発明は、この様な複数個のＩＣを搭載したＩＣカード
を歩留良く作る事が可能なＩＣカードの構造を提供する
ものである。
を歩留良く作る事が可能なＩＣカードの構造を提供する
ものである。
（問題点を解決するための手段とその作用）本発明に於
ては、１つの基板の上に搭載されるＩＣの数をＮとし、
個々のＩＣの歩留ＰとすればＩＣを搭載した基板の歩留
が戸となる事に着目し、ＩＣを先ず第１のモジュールに
ｐＮが例えば０．９以上となる様なＮを選定してＩＣ
を搭載する。
ては、１つの基板の上に搭載されるＩＣの数をＮとし、
個々のＩＣの歩留ＰとすればＩＣを搭載した基板の歩留
が戸となる事に着目し、ＩＣを先ず第１のモジュールに
ｐＮが例えば０．９以上となる様なＮを選定してＩＣ
を搭載する。
即ち、今Ｐ＝０．９５とし、Ｎを４とすればｐＮ ＝０
．９０２＞０．９を満足する。
．９０２＞０．９を満足する。
この様な第１のモジュールは、歩留が９０％であるから
、１００ケ作ったら不良として捨てるＩＣはｌＯケであ
る。もともとのＩＣ自体の歩留は９５チであったから、
良品でありながら捨てられるＩＣの数は、９５ ９０チ
＝５チである。
、１００ケ作ったら不良として捨てるＩＣはｌＯケであ
る。もともとのＩＣ自体の歩留は９５チであったから、
良品でありながら捨てられるＩＣの数は、９５ ９０チ
＝５チである。
今、１つのＩＣカードに搭載されるＩＣの数をＭとする
と、全てのＩＣを全部搭載した後ＩＣを検査して得られ
るＩＣカードの歩留はｐＭとなる。
と、全てのＩＣを全部搭載した後ＩＣを検査して得られ
るＩＣカードの歩留はｐＭとなる。
今、Ｍ＝２０とすればＰＭ＝０．０４となり、不良でな
くて捨てられるＩＣの数は９５−４〜９１％と、はとん
どのＩＣが不良でないにも係らず捨てられる事になる。
くて捨てられるＩＣの数は９５−４〜９１％と、はとん
どのＩＣが不良でないにも係らず捨てられる事になる。
今、先に述べたＮ＝４のモジュールの歩留ヲ見ると９０
俤であるから、このモジュールを５ケ合わせると、合計
のＩＣの数は２０となる。
俤であるから、このモジュールを５ケ合わせると、合計
のＩＣの数は２０となる。
各々のモジュールは概に検査されているから、これ以上
不良が増加する率は限りなくＯに近い。
不良が増加する率は限りなくＯに近い。
従って、検査された第１のモジュールを５ヶ組み合わさ
れてできる。第２のモジュールの歩留は、１００％で、
総合的に見ると歩留は第１のモジーールの歩留の９０％
となる。
れてできる。第２のモジュールの歩留は、１００％で、
総合的に見ると歩留は第１のモジーールの歩留の９０％
となる。
従って、この場合良品でありながら捨てられるＩＣの数
は９５％−５％＝５％であり、ＩＣ２Ｑヶを全部１つの
モジュールとして搭載した場合に比べ、大幅な歩留向上
となる。
は９５％−５％＝５％であり、ＩＣ２Ｑヶを全部１つの
モジュールとして搭載した場合に比べ、大幅な歩留向上
となる。
より正確に表現すれば、複数個のモジュールを搭載する
時の歩留をｑとすれば、射１のモジーールを用いて組み
立てられる第２のモジュールの歩留は ｑ 、 ｐ Ｎ である。今、Ｎ→ｌとすればこの値は最大となる。
時の歩留をｑとすれば、射１のモジーールを用いて組み
立てられる第２のモジュールの歩留は ｑ 、 ｐ Ｎ である。今、Ｎ→ｌとすればこの値は最大となる。
に検査時間は最小となる。
従って、ＮとＭの最良の関係は経済的なバランスで決定
される。
される。
先ず、Ｎが大きすぎて出る損失は
今、Ｐ＝０．９５．Ｍ＝２０．ｂ＝３０００．ａ＝６０
０の時、Ｎ＝４でコストは最小である。
０の時、Ｎ＝４でコストは最小である。
これに対し、Ｎ＝２０とすると、５６４００円の損失と
なる。
なる。
以上の如く、第１のモジュールを用いて１度検査するこ
とは、経済的に意味がある。
とは、経済的に意味がある。
本発明はかかる理由で、２段階に分けて形成するＩＣカ
ードの構造を提供するものである。
ードの構造を提供するものである。
本発明に於ては、第１のモジ轟−ルは概ね３へ６ケのＩ
Ｃを同一基板上に搭載する。
Ｃを同一基板上に搭載する。
次いでこれらのモジュールを接続する。
（実施例）
以下、本発明の詳細な説明する。
Ｍ１図に於ては、基板５の上に複数個の工Ｃ１へ４を搭
載する。ここで、基板５の上には出力端子６を配置する
。この出力端子６は、ＩＣ１〜４の出力端子７よりも粗
いピッチで並べられる。この状況は、第２図に示す。こ
の為、各ＩＣの出力端子７は出力端子６へ、Ｍ３の如く
配線される。
載する。ここで、基板５の上には出力端子６を配置する
。この出力端子６は、ＩＣ１〜４の出力端子７よりも粗
いピッチで並べられる。この状況は、第２図に示す。こ
の為、各ＩＣの出力端子７は出力端子６へ、Ｍ３の如く
配線される。
これは、１つのＩＣの出力端子７は概ね１００μ×１０
０μであるが基板５の上ｌこＩＣＩへ４を搭載すると、
それらＩＣの相互位置精度が５０μ以上にする事が困難
であるので、ＩＣの出力端子７をＩＣの表面全面に配置
させる事により、相互の接続を容易にする事が可能とな
る為である。
０μであるが基板５の上ｌこＩＣＩへ４を搭載すると、
それらＩＣの相互位置精度が５０μ以上にする事が困難
であるので、ＩＣの出力端子７をＩＣの表面全面に配置
させる事により、相互の接続を容易にする事が可能とな
る為である。
′この様に配置したパッドを第４図の如く配置し然る後
、これらのパッド間を相互配線基板１０にて接続する。
、これらのパッド間を相互配線基板１０にて接続する。
この相互配線基板は、例えばフレキシブル基板の様にあ
らかじめパターンのできている基板でも良いし、第１の
モジ＾−ルを並べた後に、相互に接続する印刷配線の様
なものでも良い。
らかじめパターンのできている基板でも良いし、第１の
モジ＾−ルを並べた後に、相互に接続する印刷配線の様
なものでも良い。
この様に、２段階のモジ轟−ル構成により歩留が良くな
るばかりでなく、相互の位置合せ精度を各々のプロセス
に応じて最適化できる。即ち、第１のモジュールでは、
ＩＣの出力パッドの大きさ１００μ口に対して、引き出
し線の精度を１０μのオーダーで取り出す事が、薄膜技
術やフォトリングラフイーにより可能であり、これより
取り出されるリード端子を０．５ｎ口のパッドに再配置
する事により、モジュール間の接続精度をＱ、 ｌ ｔ
ｔｒｘ程度に許容する事が可能で、従ってモジュール間
をフレキシブルケーブルや、有機物系ペーストで印刷に
より接続する事が可能となる。
るばかりでなく、相互の位置合せ精度を各々のプロセス
に応じて最適化できる。即ち、第１のモジュールでは、
ＩＣの出力パッドの大きさ１００μ口に対して、引き出
し線の精度を１０μのオーダーで取り出す事が、薄膜技
術やフォトリングラフイーにより可能であり、これより
取り出されるリード端子を０．５ｎ口のパッドに再配置
する事により、モジュール間の接続精度をＱ、 ｌ ｔ
ｔｒｘ程度に許容する事が可能で、従ってモジュール間
をフレキシブルケーブルや、有機物系ペーストで印刷に
より接続する事が可能となる。
第１図は本発明の実施例の一部を示す斜視図、第２図は
本発明の実施例の一部を示す平面図、第３図は第１のモ
ジュールの要部を示す平面図、第４図は本発明の実施例
の全体を示す平面図である。 １．２，３，４・・・集積回路、５・・・第１モジ具−
ル、６・・・出力端子（接続端子）、７・・・ＩＣの出
力端子、１０・・・相互配線基板、２０・・・ＩＣカー
ド（第２モジ具−ル）。
本発明の実施例の一部を示す平面図、第３図は第１のモ
ジュールの要部を示す平面図、第４図は本発明の実施例
の全体を示す平面図である。 １．２，３，４・・・集積回路、５・・・第１モジ具−
ル、６・・・出力端子（接続端子）、７・・・ＩＣの出
力端子、１０・・・相互配線基板、２０・・・ＩＣカー
ド（第２モジ具−ル）。
Claims (6)
- （１）複数個の集積回路を搭載して装置を構成するもの
において、この複数個の集積回路で装置を構成する全体
の数より少ない複数個の集積回路を搭載して構成した第
１のモジュールと、この第１のモジュールと、この第１
のモジュールを複数個、相互接続して構成する第２のモ
ジュールで装置全体を構成することを特徴とする集積回
路装置。 - （２）集積回路をメモリーＩＣとしたことを特徴とする
特許請求の範囲第１項記載の集積回路装置。 - （３）第１のモジュールを構成する複数個の集積回路が
全て同じ回路構成であることを特徴とする特許請求の範
囲第１項記載の集積回路装置。 - （４）第１のモジュールを構成する複数個の集積回路が
全て同じ構造であることを特徴とする特許請求の範囲第
１項記載の集積回路装置。 - （５）第１のモジュール間を接続する回路がフレキシブ
ルであることを特徴とする特許請求の範囲第１項記載の
集積回路装置。 - （６）第１のモジュールの出力端子に少なくとも一つの
集積回路上に配置されたパッドよりも大きいパッドと、
広いパッド間間隔を設けたことを特徴とする特許請求の
範囲第１項記載の集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215811A JP2609591B2 (ja) | 1986-09-16 | 1986-09-16 | 集積回路装置の製造方法 |
| KR1019870010250A KR900007231B1 (ko) | 1986-09-16 | 1987-09-16 | 반도체집적회로장치 |
| FR878712816A FR2604029B1 (fr) | 1986-09-16 | 1987-09-16 | Puce de circuit integre possedant des bornes de sortie ameliorees |
| US07/328,747 US4878098A (en) | 1986-09-16 | 1989-03-24 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215811A JP2609591B2 (ja) | 1986-09-16 | 1986-09-16 | 集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372145A true JPS6372145A (ja) | 1988-04-01 |
| JP2609591B2 JP2609591B2 (ja) | 1997-05-14 |
Family
ID=16678649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215811A Expired - Lifetime JP2609591B2 (ja) | 1986-09-16 | 1986-09-16 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2609591B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289152A (ja) * | 1988-05-17 | 1989-11-21 | Citizen Watch Co Ltd | Ｉｃ実装装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5040639B2 (ja) | 2007-12-26 | 2012-10-03 | コニカミノルタビジネステクノロジーズ株式会社 | 画像形成装置 |
-
1986
- 1986-09-16 JP JP61215811A patent/JP2609591B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289152A (ja) * | 1988-05-17 | 1989-11-21 | Citizen Watch Co Ltd | Ｉｃ実装装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2609591B2 (ja) | 1997-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |