JPH05190758A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05190758A JPH05190758A JP4021980A JP2198092A JPH05190758A JP H05190758 A JPH05190758 A JP H05190758A JP 4021980 A JP4021980 A JP 4021980A JP 2198092 A JP2198092 A JP 2198092A JP H05190758 A JPH05190758 A JP H05190758A
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- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- chips
- manufacturing
- functional blocks
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 約２〜３週間の短期間で製造することがで
き、チップサイズが増大されることがなく、製造した後
における動作確認を行った後はＣＡＤにインプットされ
たデータに基づいてプロセスマスクを作成することによ
り全く同一のチップを作成して量産化することができる
半導体装置及びその製造方法を提供する。 【構成】 半導体装置１は、予め用意され機能ブロック
を構成した第１のチップ２と、複数の第１のチップ２の
各機能ブロック同士を接続するための配線３１のみを形
成した第２のチップ３とがフリップチップ形式で張り合
わされている。また、製造方法は、機能ブロックを構成
した第１のチップ２を予め多種類も用意しておき必要な
ものだけを選択してこれら複数の第１のチップ２の各機
能ブロック同士を接続するための配線３１のみを有する
第２のチップ３を作成し複数の第１のチップ２と第２の
チップ３とをフリップチップ形式で張り合わして製造す
る。
き、チップサイズが増大されることがなく、製造した後
における動作確認を行った後はＣＡＤにインプットされ
たデータに基づいてプロセスマスクを作成することによ
り全く同一のチップを作成して量産化することができる
半導体装置及びその製造方法を提供する。 【構成】 半導体装置１は、予め用意され機能ブロック
を構成した第１のチップ２と、複数の第１のチップ２の
各機能ブロック同士を接続するための配線３１のみを形
成した第２のチップ３とがフリップチップ形式で張り合
わされている。また、製造方法は、機能ブロックを構成
した第１のチップ２を予め多種類も用意しておき必要な
ものだけを選択してこれら複数の第１のチップ２の各機
能ブロック同士を接続するための配線３１のみを有する
第２のチップ３を作成し複数の第１のチップ２と第２の
チップ３とをフリップチップ形式で張り合わして製造す
る。
Description
【０００１】
【産業上の利用分野】この発明は、特定用途向きに用い
られる半導体装置と、この半導体装置を製造する製造方
法に関する。
られる半導体装置と、この半導体装置を製造する製造方
法に関する。
【０００２】
【従来の技術】従来、スタンダードセル形式で製造され
る半導体装置は、ユーザ側で回路動作を確認した後に、
プロセス用マスクを作成してプロセス工程をスタートし
てから２〜３ヵ月後に、テストサンプルとしての半導体
装置が出荷されていた。
る半導体装置は、ユーザ側で回路動作を確認した後に、
プロセス用マスクを作成してプロセス工程をスタートし
てから２〜３ヵ月後に、テストサンプルとしての半導体
装置が出荷されていた。
【０００３】
【発明が解決しようとする課題】上記したように、従
来、スタンダードセル形式で半導体装置を製造した場合
には、約２〜３ヵ月の製造期間が必要であり、このため
に、ユーザ側は回路動作を確認した後にテストサンプル
としての半導体装置が手に入るまで、長期間半導体装置
製品の実動作を確認することができないといった問題が
あった。また、ゲートアレイ形式で半導体装置を製造す
ると、約２〜３週間の製造期間で製造してテストサンプ
ルとしての半導体装置を出荷することが可能であるの
で、半導体装置の開発期間（回路動作確認・製造・テス
トサンプルとしての半導体装置の実動作確認等の期間を
含む）は短縮することはできるが、半導体装置の製造に
用いられるチップのサイズが前記したスタンダードセル
形式で製造される半導体装置より増大して、デバイスコ
ストが高くなるといった問題があった。
来、スタンダードセル形式で半導体装置を製造した場合
には、約２〜３ヵ月の製造期間が必要であり、このため
に、ユーザ側は回路動作を確認した後にテストサンプル
としての半導体装置が手に入るまで、長期間半導体装置
製品の実動作を確認することができないといった問題が
あった。また、ゲートアレイ形式で半導体装置を製造す
ると、約２〜３週間の製造期間で製造してテストサンプ
ルとしての半導体装置を出荷することが可能であるの
で、半導体装置の開発期間（回路動作確認・製造・テス
トサンプルとしての半導体装置の実動作確認等の期間を
含む）は短縮することはできるが、半導体装置の製造に
用いられるチップのサイズが前記したスタンダードセル
形式で製造される半導体装置より増大して、デバイスコ
ストが高くなるといった問題があった。
【０００４】この発明の目的は、上記した従来の問題を
解決することにある。すなわち、従来のゲートアレイ形
式による半導体装置製造期間と同等の期間で製造するこ
とができ、しかも、従来のスタンダードセル形式で製造
される半導体装置と同等のチップサイズのものを完成す
ることができて、更に、製造した後における動作確認を
行った後は、ＣＡＤに製造工程におけるデータをインプ
ットしておくことによって、このＣＡＤにインプットさ
れたデータに基づいてプロセスマスクを作成することが
できて、全く同一のチップを従来のプロセス技術で作成
して量産化を図ることができる半導体装置及びその製造
方法を提供することである。
解決することにある。すなわち、従来のゲートアレイ形
式による半導体装置製造期間と同等の期間で製造するこ
とができ、しかも、従来のスタンダードセル形式で製造
される半導体装置と同等のチップサイズのものを完成す
ることができて、更に、製造した後における動作確認を
行った後は、ＣＡＤに製造工程におけるデータをインプ
ットしておくことによって、このＣＡＤにインプットさ
れたデータに基づいてプロセスマスクを作成することが
できて、全く同一のチップを従来のプロセス技術で作成
して量産化を図ることができる半導体装置及びその製造
方法を提供することである。
【０００５】
【課題を解決するための手段】この発明は、上記目的を
達成するために、半導体装置として、特定用途向きの半
導体装置において、予め用意されたチップであって機能
ブロックを構成した第１のチップと、複数の第１のチッ
プの各機能ブロック同士を接続するための配線のみを形
成した第２のチップとを備えており、複数の第１のチッ
プがフリップチップ形式で第２のチップと張り合わして
なるものとした。
達成するために、半導体装置として、特定用途向きの半
導体装置において、予め用意されたチップであって機能
ブロックを構成した第１のチップと、複数の第１のチッ
プの各機能ブロック同士を接続するための配線のみを形
成した第２のチップとを備えており、複数の第１のチッ
プがフリップチップ形式で第２のチップと張り合わして
なるものとした。
【０００６】また、本発明に係る半導体装置の製造方法
は、機能ブロックを構成した第１のチップを予め多種類
も用意しておき、これらの第１のチップの中から必要な
ものを選択し、その後、選択された複数の第１のチップ
の各機能ブロック同士を接続するための配線のみを有す
る第２のチップを作成して、複数の第１のチップがフリ
ップチップ形式で第２のチップと張り合わすようにし
た。
は、機能ブロックを構成した第１のチップを予め多種類
も用意しておき、これらの第１のチップの中から必要な
ものを選択し、その後、選択された複数の第１のチップ
の各機能ブロック同士を接続するための配線のみを有す
る第２のチップを作成して、複数の第１のチップがフリ
ップチップ形式で第２のチップと張り合わすようにし
た。
【０００７】
【実施例】以下、この発明に係る半導体装置及びその製
造方法の実施例を、図面に基づいて説明する。図１は本
発明の一実施例に係る半導体装置に用いられる複数の第
１のチップの斜視図、図２は本発明の一実施例に係る半
導体装置の平面図、図３は本発明の一実施例に係る半導
体装置の斜視図である。
造方法の実施例を、図面に基づいて説明する。図１は本
発明の一実施例に係る半導体装置に用いられる複数の第
１のチップの斜視図、図２は本発明の一実施例に係る半
導体装置の平面図、図３は本発明の一実施例に係る半導
体装置の斜視図である。
【０００８】この発明に係る半導体装置１は特定用途向
き用ＩＣであるＡＳＩＣに特に適したものであり、図３
に示すように複数の第１のチップ２がフリップチップ形
式で第２のチップ３と張り合わされた構成となってい
る。第１のチップ２は予め用意されたチップであって、
ＣＰＵ、ＲＡＭ等のマクロセルに相当する機能ブロック
が構成されている。第２のチップ３は、複数の第１のチ
ップ２の各機能ブロック同士を接続するための配線３１
等を有する構成となっている。
き用ＩＣであるＡＳＩＣに特に適したものであり、図３
に示すように複数の第１のチップ２がフリップチップ形
式で第２のチップ３と張り合わされた構成となってい
る。第１のチップ２は予め用意されたチップであって、
ＣＰＵ、ＲＡＭ等のマクロセルに相当する機能ブロック
が構成されている。第２のチップ３は、複数の第１のチ
ップ２の各機能ブロック同士を接続するための配線３１
等を有する構成となっている。
【０００９】次に、半導体装置１の製造方法について説
明する。まず、機能ブロックを構成した第１のチップ２
を多種類用意しておく。この第１のチップ２は、半導体
ウエハー上に多数の機能ブロックを形成した後、良品選
別テストを経て、ダイシングが施された後のものであ
る。
明する。まず、機能ブロックを構成した第１のチップ２
を多種類用意しておく。この第１のチップ２は、半導体
ウエハー上に多数の機能ブロックを形成した後、良品選
別テストを経て、ダイシングが施された後のものであ
る。
【００１０】半導体装置１のレイアウトはＣＡＤ用のコ
ンピュータを用いて行われる。即ち、ユーザから提供さ
れた半導体装置１の回路データをＣＡＤ用のコンピュー
タにインプットしてプログラムを実行させると、まず、
必要となる第１のチップ２の種類が選択され、その後、
第２のチップ３上の配線レイアウト（入出力バッファ３
２を含む）の結果が出力される。
ンピュータを用いて行われる。即ち、ユーザから提供さ
れた半導体装置１の回路データをＣＡＤ用のコンピュー
タにインプットしてプログラムを実行させると、まず、
必要となる第１のチップ２の種類が選択され、その後、
第２のチップ３上の配線レイアウト（入出力バッファ３
２を含む）の結果が出力される。
【００１１】そして、前記配線レイアウトをもとにプロ
セスマスクを作成し、これを用いて配線３１、入出力バ
ッファ３２等を有する第２のチップ３を製造する。
セスマスクを作成し、これを用いて配線３１、入出力バ
ッファ３２等を有する第２のチップ３を製造する。
【００１２】その後、第２のチップ３上に選択された第
１のチップ２をフリップチップ形式で張り合わせる。こ
れにより、図２、図３に示すようなユーザ側が所望する
半導体装置１が完成されて、ユーザ側に出荷される。
１のチップ２をフリップチップ形式で張り合わせる。こ
れにより、図２、図３に示すようなユーザ側が所望する
半導体装置１が完成されて、ユーザ側に出荷される。
【００１３】なお、この製造方法で製造された半導体装
置の動作確認を行った後は、ＣＡＤに第２のチップ３等
のデータをインプットしておくと、前記データに基づい
て第２のチップ３と同等のプロセスマスクを作成するこ
とができる。従って、全く同一のチップを従来のプロセ
ス技術で量産化を図ることが可能になる。
置の動作確認を行った後は、ＣＡＤに第２のチップ３等
のデータをインプットしておくと、前記データに基づい
て第２のチップ３と同等のプロセスマスクを作成するこ
とができる。従って、全く同一のチップを従来のプロセ
ス技術で量産化を図ることが可能になる。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、機能ブロックを構成した第１のチップを予め多種類
も用意しておくことによって、従来のゲートアレイ形式
による半導体装置製造期間と同等の期間で製造すること
ができる。しかも、本発明に係る半導体装置は、選択さ
れた複数の第１のチップがフリップチップ形式で第２の
チップと張り合わすことによって完成されるので、従来
のゲートアレイと同等の期間で製造でき、かつスタンダ
ードセル形式で製造される半導体装置と同等のチップサ
イズとすることができる。
ば、機能ブロックを構成した第１のチップを予め多種類
も用意しておくことによって、従来のゲートアレイ形式
による半導体装置製造期間と同等の期間で製造すること
ができる。しかも、本発明に係る半導体装置は、選択さ
れた複数の第１のチップがフリップチップ形式で第２の
チップと張り合わすことによって完成されるので、従来
のゲートアレイと同等の期間で製造でき、かつスタンダ
ードセル形式で製造される半導体装置と同等のチップサ
イズとすることができる。
【図１】本発明の一実施例に係る半導体装置における機
能ブロックを構成した複数の第１のチップを示す斜視図
である。
能ブロックを構成した複数の第１のチップを示す斜視図
である。
【図２】本発明の一実施例に係る半導体装置の平面図で
ある。
ある。
【図３】本発明の一実施例に係る半導体装置の斜視図で
ある。
ある。
１ 半導体装置 ２ 第１のチップ ３ 第２のチップ ３１ 配線
Claims (2)
- 【請求項１】 特定用途向きの半導体装置において、予
め用意されたチップであって機能ブロックを構成した第
１のチップと、複数の第１のチップの各機能ブロック同
士を接続するための配線のみを形成した第２のチップと
を備えており、複数の第１のチップがフリップチップ形
式で第２のチップと張り合わしてなることを特徴とする
半導体装置。 - 【請求項２】 機能ブロックを構成した第１のチップを
予め多種類も用意しておき、これらの第１のチップの中
から必要なものを選択し、その後、選択された複数の第
１のチップの各機能ブロック同士を接続するための配線
のみを有する第２のチップを作成して、複数の第１のチ
ップがフリップチップ形式で第２のチップと張り合わし
て特定用途向きの半導体装置を製造することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021980A JPH05190758A (ja) | 1992-01-09 | 1992-01-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4021980A JPH05190758A (ja) | 1992-01-09 | 1992-01-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190758A true JPH05190758A (ja) | 1993-07-30 |
Family
ID=12070175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4021980A Pending JPH05190758A (ja) | 1992-01-09 | 1992-01-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190758A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872283A (en) * | 1996-07-09 | 1999-02-16 | Bayer Aktiengesellschaft | Process for decarboxylation of halogenated aromatic carboxylic acids |
| WO2001082367A1 (fr) * | 2000-04-20 | 2001-11-01 | Hitachi, Ltd. | Circuit integre et procede de fabrication |
| US6838766B2 (en) | 2000-03-21 | 2005-01-04 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2005129882A (ja) * | 2003-10-27 | 2005-05-19 | System Fabrication Technologies Inc | 三次元半導体集積回路装置及び三次元半導体集積回路設計装置 |
| JP2014186509A (ja) * | 2013-03-22 | 2014-10-02 | Research Organization Of Information & Systems | 半導体チップ、半導体チップ接続システム |
| JP5956708B1 (ja) * | 2015-11-30 | 2016-07-27 | 株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ | ダイ及びパッケージ、並びに、ダイの製造方法及びパッケージの生成方法 |
| WO2017094092A1 (ja) * | 2015-11-30 | 2017-06-08 | 株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ | ダイ及びパッケージ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116152A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 混成集積回路装置 |
-
1992
- 1992-01-09 JP JP4021980A patent/JPH05190758A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116152A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 混成集積回路装置 |
Cited By (13)
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| US6989600B2 (en) | 2000-04-20 | 2006-01-24 | Renesas Technology Corporation | Integrated circuit device having reduced substrate size and a method for manufacturing the same |
| JP4041675B2 (ja) * | 2000-04-20 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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| JPWO2017094092A1 (ja) * | 2015-11-30 | 2018-10-11 | 株式会社ＰＥＺＹ Ｃｏｍｐｕｔｉｎｇ | ダイ及びパッケージ |
| US10691634B2 (en) | 2015-11-30 | 2020-06-23 | Pezy Computing K.K. | Die and package |
| US10818638B2 (en) | 2015-11-30 | 2020-10-27 | Pezy Computing K.K. | Die and package |
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