JPS6372152A - 固体撮像装置及びその製造方法 - Google Patents
固体撮像装置及びその製造方法Info
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- JPS6372152A JPS6372152A JP61216198A JP21619886A JPS6372152A JP S6372152 A JPS6372152 A JP S6372152A JP 61216198 A JP61216198 A JP 61216198A JP 21619886 A JP21619886 A JP 21619886A JP S6372152 A JPS6372152 A JP S6372152A
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- Japan
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- region
- main electrode
- static induction
- imaging device
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固体撮像装置及びその製造方法に関するもので
、本発明による固体撮像装置′は高感度・低雑音で小型
なもので家庭用ムービーカメラから放送用のテレビカメ
ラなどへの応用及びその高感度なことを利用した天体観
測用ビデオカメラなどの利用ができる。
、本発明による固体撮像装置′は高感度・低雑音で小型
なもので家庭用ムービーカメラから放送用のテレビカメ
ラなどへの応用及びその高感度なことを利用した天体観
測用ビデオカメラなどの利用ができる。
従来の固体撮像装置の内ＳＩＴ型イメージセて構成され
る做（１表置では、尚感叉・低雁首・高速・高集積度と
いった特長があった。さらにその撮像装置の読み出し回
路をＳＩＴとは異なるＭｏＳトランジスタで構成し、そ
の読み出し回路を同一基板上へつくることは非常に長い
工程を必要とした。
る做（１表置では、尚感叉・低雁首・高速・高集積度と
いった特長があった。さらにその撮像装置の読み出し回
路をＳＩＴとは異なるＭｏＳトランジスタで構成し、そ
の読み出し回路を同一基板上へつくることは非常に長い
工程を必要とした。
各画素を構成するＳＩＴをポリシリコンが充填されたＵ
溝分離領域でとり囲むことで画素間分離を行い、さらに
ｎチャンネルＳＩＴをｐ基板上に製作することで基板の
深いところでキャリヤを発生させる長波長光での感度を
下げることができる。
溝分離領域でとり囲むことで画素間分離を行い、さらに
ｎチャンネルＳＩＴをｐ基板上に製作することで基板の
深いところでキャリヤを発生させる長波長光での感度を
下げることができる。
読み出し回路を構成するＭＯＳｌ−ランジスタをＳＩＴ
と同時プロセスで共通に形成できる部分は共通のマスク
を使って形成する工程を発明した。
と同時プロセスで共通に形成できる部分は共通のマスク
を使って形成する工程を発明した。
各画素を構成するＳＩＴをＵ溝分離することで画素間の
分離は十分となり更に高集積化ができる。長波長光に対
する感度をカットすることでブルーミングなどの現象を
抑制することができる。
分離は十分となり更に高集積化ができる。長波長光に対
する感度をカットすることでブルーミングなどの現象を
抑制することができる。
ＳＩＴとＭＯＳｌ−ランジスタを同時プロセスとするこ
とでマスク工程を１６回と少ない回数にすることができ
る。
とでマスク工程を１６回と少ない回数にすることができ
る。
第１＠は本発明の固体撮像装置の実施例を構成する一画
素分のＳＩＴの概略断面図と、そのＳＩＴから成る光検
出部の読み出し回路を構成するＭＯＳｌ−ランジスタの
１つの概略断面図である。
素分のＳＩＴの概略断面図と、そのＳＩＴから成る光検
出部の読み出し回路を構成するＭＯＳｌ−ランジスタの
１つの概略断面図である。
第１図のＳＩＴにおいて、ｐ型半導体基板１の上ｌこ、
ＳＩＴのドレイン又はソースとなる、全てのＳｒＴに共
通なｎ＋埋め込み層２が形成されており、さらにその上
に高抵抗のｎ−型エピタキシャル層５が形成されており
、このｎ−型エピタキシャル層５の表面部分；こｐ＋ア
ゲート域４及びそのｐ＋アゲート域４の間にドレイン又
はソースとなるｎ中領域３がｐ＋アゲート域４の方がｎ
＋領域３よりも深くなるように形成されている。ここて
本発明の縦型構造のＳＩＴではｎ中領域３又はｎ土塊め
込み層２のどちらをソースとしても動作が可能であり、
読み出し方法の違いによりそれは決定される。
ＳＩＴのドレイン又はソースとなる、全てのＳｒＴに共
通なｎ＋埋め込み層２が形成されており、さらにその上
に高抵抗のｎ−型エピタキシャル層５が形成されており
、このｎ−型エピタキシャル層５の表面部分；こｐ＋ア
ゲート域４及びそのｐ＋アゲート域４の間にドレイン又
はソースとなるｎ中領域３がｐ＋アゲート域４の方がｎ
＋領域３よりも深くなるように形成されている。ここて
本発明の縦型構造のＳＩＴではｎ中領域３又はｎ土塊め
込み層２のどちらをソースとしても動作が可能であり、
読み出し方法の違いによりそれは決定される。
さらに一画素を構成するＳＩＴはＵ溝分離領域１３によ
ってそれぞれ分離されている。ｐ＋アゲート域４の上に
は５ｉＯ２４”によって絶縁されたポリシリコンゲート
電極４′がｐ＋アゲート域４とキャパシタ物鴫を構成す
るように形成されている。ｎ中領域３はポリシリコン電
極３′によって電極がとられ、そのポリシリコン３′の
一部分の上にＡｎ電極３′が形成されている。
ってそれぞれ分離されている。ｐ＋アゲート域４の上に
は５ｉＯ２４”によって絶縁されたポリシリコンゲート
電極４′がｐ＋アゲート域４とキャパシタ物鴫を構成す
るように形成されている。ｎ中領域３はポリシリコン電
極３′によって電極がとられ、そのポリシリコン３′の
一部分の上にＡｎ電極３′が形成されている。
前記Ｕ溝分離領域１３は前記ｎ土塊め込み層２に至って
いる。
いる。
前記ｎ＋埋め込み層２はＳＩＴの主電極となるのでＳｉ
基板の表面からそのｎ＋埋め込み層２に至るｎ＋の領域
が形成され、Ａｌによって電極２′が形成されている。
基板の表面からそのｎ＋埋め込み層２に至るｎ＋の領域
が形成され、Ａｌによって電極２′が形成されている。
以上が本発明の固体撮像装置の光検出部の一画素を構成
するＳＩＴの構造上の特徴である。
するＳＩＴの構造上の特徴である。
第１図はさらに上で説明したＳＩＴと同時プロセスによ
って作られる、読み出し回路を構成するＭＯＳトランジ
スタの１つの概略断面図が示しであるが、これは通常の
ＭＯＳ）ランジスされその中にソース又はドレインとな
るｎ＋領域８．９が、又そのｐｗｅｌｌ上面にゲート酸
化膜となるＳ ｉ ０２）１が、そのＳｉＯ□１１上に
絶縁ゲートとなるポリシリコンゲート１２などが形成さ
れている。
って作られる、読み出し回路を構成するＭＯＳトランジ
スタの１つの概略断面図が示しであるが、これは通常の
ＭＯＳ）ランジスされその中にソース又はドレインとな
るｎ＋領域８．９が、又そのｐｗｅｌｌ上面にゲート酸
化膜となるＳ ｉ ０２）１が、そのＳｉＯ□１１上に
絶縁ゲートとなるポリシリコンゲート１２などが形成さ
れている。
ｐ型半導体基板１にはＡＩ電極１′が全面に形成されて
おり、ｎ＋埋め込み層２に対してバイアスをかけられる
ようになっている。
おり、ｎ＋埋め込み層２に対してバイアスをかけられる
ようになっている。
第１図に示されるｐ型半導体基板上に製作されＵ溝分離
されたＳＩＴを一画素とし、そのＳＩＴ、から成る光検
出部の読み出し回路を、その光検出部と同一基板上に製
作されたＭＯＳトランジスタによって構成される固体撮
像装置は、第２図を参照して以下に説明する本発明の製
造方法の実施例により得ることができる。
されたＳＩＴを一画素とし、そのＳＩＴ、から成る光検
出部の読み出し回路を、その光検出部と同一基板上に製
作されたＭＯＳトランジスタによって構成される固体撮
像装置は、第２図を参照して以下に説明する本発明の製
造方法の実施例により得ることができる。
まず、比抵抗４〜６Ω・口のｎ型（１００）Ｓｉ基板１
を準備する。ウェット酸化により膜厚２ｏｏＯ人程度の
Ｓ ｉ ０２）６を形成し、肋埋込層のマスク工程を経
てＳ ｉ ０２）６をマスクとしてＡｓをＩ Ｘ １０
１６１−２．の不純物ドーズ量で８０ｋＶの加速電圧で
イオン注入しく第２図（ａｌ） 、アニーリングし計理
め込み層２を形成するが後の工程を考えてＡｓの熱拡散
深さは所望のｎ中塊め込み層よりはう浅くなっている。
を準備する。ウェット酸化により膜厚２ｏｏＯ人程度の
Ｓ ｉ ０２）６を形成し、肋埋込層のマスク工程を経
てＳ ｉ ０２）６をマスクとしてＡｓをＩ Ｘ １０
１６１−２．の不純物ドーズ量で８０ｋＶの加速電圧で
イオン注入しく第２図（ａｌ） 、アニーリングし計理
め込み層２を形成するが後の工程を考えてＡｓの熱拡散
深さは所望のｎ中塊め込み層よりはう浅くなっている。
表面の５ｉ０２をエッチング除去し、さらに膜厚６００
Ａ程度の５ｉＯｚ１８をウェット酸化により形成する
（第２図（ｂ））。ｎ−型エピタキシャル層６を成長す
る前にそのｎ−型エピタキシャル層６のｐ基板からのオ
ートドープによるｐ反転を防ぐためにＭｏＳトランジス
タのｐｗｅｌｌとなる部分の上面以外をマスク工程によ
りレジスト１９をマスクとしＳ ｉ ０２）８を通して
ｐを５ Ｘ １０１１の−２の不純物ドーズ量で１００
ｋＶの加速電圧でイオン注入しく第２図ｆｃｌ） 、ア
ニーリングしｎ型の層２０を形成する。ぎ−らに表面を
酸化しＳ ｊ ０２）８の厚さを１５００ Ａ程度とし
ておく。このとき裏面：ζは保護のためのポリシリコン
２）を例えばＬＰＣＶＤ法などにより形成してお（（第
２図（ｄ））。
Ａ程度の５ｉＯｚ１８をウェット酸化により形成する
（第２図（ｂ））。ｎ−型エピタキシャル層６を成長す
る前にそのｎ−型エピタキシャル層６のｐ基板からのオ
ートドープによるｐ反転を防ぐためにＭｏＳトランジス
タのｐｗｅｌｌとなる部分の上面以外をマスク工程によ
りレジスト１９をマスクとしＳ ｉ ０２）８を通して
ｐを５ Ｘ １０１１の−２の不純物ドーズ量で１００
ｋＶの加速電圧でイオン注入しく第２図ｆｃｌ） 、ア
ニーリングしｎ型の層２０を形成する。ぎ−らに表面を
酸化しＳ ｊ ０２）８の厚さを１５００ Ａ程度とし
ておく。このとき裏面：ζは保護のためのポリシリコン
２）を例えばＬＰＣＶＤ法などにより形成してお（（第
２図（ｄ））。
次に表面のＳ ｉ ０２）８を全面にわたってエッチン
グ除去し、厚さ５〜６μ常程度の高抵抗のｎ−型エピタ
キシャル層５を形成する。このｎ−型エピタキシャル層
５の厚さは光検出器となるＳＩＴの電気的特性と分光感
度特性などを考慮して決定される（第２図（ｅ））。
グ除去し、厚さ５〜６μ常程度の高抵抗のｎ−型エピタ
キシャル層５を形成する。このｎ−型エピタキシャル層
５の厚さは光検出器となるＳＩＴの電気的特性と分光感
度特性などを考慮して決定される（第２図（ｅ））。
裏面のポリシリコン２）をエッチング隋、太する。
ｐｗｅｌｌ マスクのマスク工程によりｐｗｅｌｌ
以外の部分を覆うレジスト２２をマスクとして６００
Ａ（Ａぐロシ） 程度の厚さのＳ ｉ ０２２３を通してＢを２×１０＋
３副−２の不純物ドーズ量で１００ｋＶの加速電圧でイ
オン注入しく第２図（ｆｌ） 、アニーリングしｐｗｅ
ｌｌ７を形成するが、後の工程を考えてＢの熱拡散深さ
は所定のｐｗｅｌｌ７よりはう浅くなっている。さらに
ウェット酸化により５ｉＯｚ２３の膜厚を５０００人程
度としてお（。
以外の部分を覆うレジスト２２をマスクとして６００
Ａ（Ａぐロシ） 程度の厚さのＳ ｉ ０２２３を通してＢを２×１０＋
３副−２の不純物ドーズ量で１００ｋＶの加速電圧でイ
オン注入しく第２図（ｆｌ） 、アニーリングしｐｗｅ
ｌｌ７を形成するが、後の工程を考えてＢの熱拡散深さ
は所定のｐｗｅｌｌ７よりはう浅くなっている。さらに
ウェット酸化により５ｉＯｚ２３の膜厚を５０００人程
度としてお（。
マスク工程を経てレジスト２５をマスクとして５ｉＯｚ
エッチング、Ｓｉのプラズマエッチングによって深さ４
〜５μｍ、幅２〜３μｍのＵ溝２６を形成する（第２図
（ｇ））。
エッチング、Ｓｉのプラズマエッチングによって深さ４
〜５μｍ、幅２〜３μｍのＵ溝２６を形成する（第２図
（ｇ））。
レジストを洗浄により取り除き５ｉＯｚ２４をエッチン
グ除去した後、Ｓｉのスライドエッチングを行う。ドラ
イ酸化を１１００℃で１００分間行うことによって５ｉ
Ｏｚ２７を形成し、ＬＰＧＶＤによってポリシリコン２
８をデポジション形成する（第２図（ｈ））。
グ除去した後、Ｓｉのスライドエッチングを行う。ドラ
イ酸化を１１００℃で１００分間行うことによって５ｉ
Ｏｚ２７を形成し、ＬＰＧＶＤによってポリシリコン２
８をデポジション形成する（第２図（ｈ））。
ポリシリコン２８の表面部分のみをエッチング除去した
後、厚さ５０００八程度の５ｉＯ２２９を形成する（第
２図（ｉ））。
後、厚さ５０００八程度の５ｉＯ２２９を形成する（第
２図（ｉ））。
ｎ＋ドレインのマスク工程によってｎ中塊め込み層２の
コンタクトのためのｎ十領域の部分の上面がエッチング
除去された５ｉＯ２２９をマスクとして、Ｐをデポジシ
ョンさせ、Ｐを熱拡散法書こより拡散しｎ中領域３０を
形成するが、後の工程を考えてＰの拡散深さはｎ中塊め
込み層２に達する程ではない（第２図（ｊ））。
コンタクトのためのｎ十領域の部分の上面がエッチング
除去された５ｉＯ２２９をマスクとして、Ｐをデポジシ
ョンさせ、Ｐを熱拡散法書こより拡散しｎ中領域３０を
形成するが、後の工程を考えてＰの拡散深さはｎ中塊め
込み層２に達する程ではない（第２図（ｊ））。
Ｐ Ｓ Ｇ３１ 、 Ｓ １ｏ２２９をエッチング除
去した後、膜厚６０〇八程度ｆ） Ｓ ｉ Ｏ２３２を
形成し、ＭＯＳトランジスタのｐ＋ チャンネルストッ
パ領域９となル領域に、マスク工程を経てｐ十チャンネ
ルストッパ領域９となる部分の上面の部分が取り除かれ
たレジスト３４及び５ｉ３Ｎ４３３をマスクとしてＢを
不純物ドーズ量５ Ｘ ＩＱ１３ｆｆ−”て加速電圧１
ｏｏｋｖでイオン注入する。５ｉ３Ｎ４３３は例えばＣ
ＶＤ法などによって形成する（第２図（ｋ））。
去した後、膜厚６０〇八程度ｆ） Ｓ ｉ Ｏ２３２を
形成し、ＭＯＳトランジスタのｐ＋ チャンネルストッ
パ領域９となル領域に、マスク工程を経てｐ十チャンネ
ルストッパ領域９となる部分の上面の部分が取り除かれ
たレジスト３４及び５ｉ３Ｎ４３３をマスクとしてＢを
不純物ドーズ量５ Ｘ ＩＱ１３ｆｆ−”て加速電圧１
ｏｏｋｖでイオン注入する。５ｉ３Ｎ４３３は例えばＣ
ＶＤ法などによって形成する（第２図（ｋ））。
マスク工程を経てＭｏ５トランジスタを形成するところ
を除いて５ｉ３Ｎ４３３をプラズマエッチングで取り除
く（第２図（１））。
を除いて５ｉ３Ｎ４３３をプラズマエッチングで取り除
く（第２図（１））。
５ｉ３Ｎｉ３３をマスクとしてＬＯＧＯ３によってフィ
ールド酸化膜１４を形成し、５ｉ３Ｎａ３３をプラズマ
エッチングで除去し、マスク工程を経て、ＳＩＴのｐ＋
アゲート及びｎ＋ドレイン又はソース３となるそれぞれ
の領域の上面のＳ ｉ Ｏ２をエッチング除去する。さ
らに前記ＬＯＧＯ３とそれにつづくアニーリングによっ
てｎ中領域３０、 ｐｗｅｌｌ６ 、 Ｉ）＋チャンネ
ルストッパ領域７が熱拡散によって所定の深さに形成さ
れる（第２図（ｍ））。
ールド酸化膜１４を形成し、５ｉ３Ｎａ３３をプラズマ
エッチングで除去し、マスク工程を経て、ＳＩＴのｐ＋
アゲート及びｎ＋ドレイン又はソース３となるそれぞれ
の領域の上面のＳ ｉ Ｏ２をエッチング除去する。さ
らに前記ＬＯＧＯ３とそれにつづくアニーリングによっ
てｎ中領域３０、 ｐｗｅｌｌ６ 、 Ｉ）＋チャンネ
ルストッパ領域７が熱拡散によって所定の深さに形成さ
れる（第２図（ｍ））。
ウェット酸化によって６００人程度の厚さの５ｉＯｚが
上記エッチング除去された５ｉＯ２）４の部分（ＳＩＴ
のｐ＋アゲート及びｎ＋ドレイン又はソース３となるそ
れぞれの領域の上面）に形成する。次にＡｄを全面に蒸
着し、ＭＯＳトランジスタの領域とＳＩＴのｎ＋ドレイ
ン又はソース３となるそれぞれの領域の上面３６を除い
てマスク工程を経てエッチング除去する。
上記エッチング除去された５ｉＯ２）４の部分（ＳＩＴ
のｐ＋アゲート及びｎ＋ドレイン又はソース３となるそ
れぞれの領域の上面）に形成する。次にＡｄを全面に蒸
着し、ＭＯＳトランジスタの領域とＳＩＴのｎ＋ドレイ
ン又はソース３となるそれぞれの領域の上面３６を除い
てマスク工程を経てエッチング除去する。
このＡ１３６と５ｉＯｉ１４をマスクとしてＢを不純物
ドーズ量５×１０ルｃＩＩｌ−’で加速電圧５０ｋＶで
イオン注入し、Ａｄ３６をエッチング除去した後、アニ
ーリングしてＳＩＴのｐ＋アゲートを深さ３μｍ程度に
形成する。このｐ＋アゲートの間隔及び深となるよう決
められる（第２図（ｎ））。
ドーズ量５×１０ルｃＩＩｌ−’で加速電圧５０ｋＶで
イオン注入し、Ａｄ３６をエッチング除去した後、アニ
ーリングしてＳＩＴのｐ＋アゲートを深さ３μｍ程度に
形成する。このｐ＋アゲートの間隔及び深となるよう決
められる（第２図（ｎ））。
Ｓｉ Ｏ２３７をスライドエッチングにより除去する（
第２図（０））。
第２図（０））。
ＳＩＴのｐ＋アゲート上のゲート酸化膜４″′及びＭＯ
Ｓトランジスタのゲート酸化膜ＩＪを形成するが、これ
は例えば１１００℃において、０２＋ＨＣＪＪの雰囲気
中で約１３分酸化することにより得られた厚さ７００人
程度の５ｉＯｚ膜である（第２図（ｐ））。
Ｓトランジスタのゲート酸化膜ＩＪを形成するが、これ
は例えば１１００℃において、０２＋ＨＣＪＪの雰囲気
中で約１３分酸化することにより得られた厚さ７００人
程度の５ｉＯｚ膜である（第２図（ｐ））。
次にＭＯＳトランジスタをデプレション型とするか、エ
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。
ンハンスメント型とするかによってマスク工程を経てイ
オン注入によりチャンネルドープを行う。
第２図（ｐｌ テハＥ ／ Ｄ Ｍ ＯＳ ４ ン／
＜ −９）負荷トランジスタとなるデプレション型のＭ
ＯＳトランジスタを形成する場合を示している。このと
きはＰを例えば不純物ドーズｆｆｉ ２．ＯＸ １０１
２備−２で加速電圧１２０ｋＶでイオン注入する。エン
ハンスメント型とする場合はＢを例えば不純物ドーズ量
で加速電圧６０ ｋＶでイオン注入する。
＜ −９）負荷トランジスタとなるデプレション型のＭ
ＯＳトランジスタを形成する場合を示している。このと
きはＰを例えば不純物ドーズｆｆｉ ２．ＯＸ １０１
２備−２で加速電圧１２０ｋＶでイオン注入する。エン
ハンスメント型とする場合はＢを例えば不純物ドーズ量
で加速電圧６０ ｋＶでイオン注入する。
マスク工程を経てレジスト３９をマスクとして、ＳＩＴ
のｎ＋ドレイン又はソース５の電極をとるためのコンタ
クトホールとＭＯＳトランジスタの電極をとるためのコ
ンタクトホールを、５ｉＯｚをエッチング除去して形成
する（第２図（ｑ））。
のｎ＋ドレイン又はソース５の電極をとるためのコンタ
クトホールとＭＯＳトランジスタの電極をとるためのコ
ンタクトホールを、５ｉＯｚをエッチング除去して形成
する（第２図（ｑ））。
Ｐがドープされたｎ型ポリシリコン（ＤＯＰＯＳ）をＣ
ＶＤ法によって表面に形成し、ＳＩＴのｐ＋アゲート上
のポリシリコン電極４′、ＳＩＴのドレイン又はソース
のポリシリコン電極Ｅ極５’ＭＯ３Ｉ−ランジスタのポ
リシリコン電ｔｉ １３、ＭＯＳトランジスタのドレイ
ン電極１０′ 及び図中には示されていないが、配線と
して用いるポリシリコンなどを除いて、マスク工程を経
てレジストをマスクとしてＤＯＰＯＳをプラズマエッチ
ングによって取り除く（第２図（ｒ））。
ＶＤ法によって表面に形成し、ＳＩＴのｐ＋アゲート上
のポリシリコン電極４′、ＳＩＴのドレイン又はソース
のポリシリコン電極Ｅ極５’ＭＯ３Ｉ−ランジスタのポ
リシリコン電ｔｉ １３、ＭＯＳトランジスタのドレイ
ン電極１０′ 及び図中には示されていないが、配線と
して用いるポリシリコンなどを除いて、マスク工程を経
てレジストをマスクとしてＤＯＰＯＳをプラズマエッチ
ングによって取り除く（第２図（ｒ））。
５ｉＯｚ１４とＤＯＰＯＳをマスクとして５ｔｏ２）１
を通してＰを不純物ドーズ量３ ｘ ＩＱ”ＣＩ！Ｉ−
” テ加速電圧１１０ｋＶでイオン注入し、ＰＳＧを
ＣｖＤによって厚さ４０００人程度に形成した後、アニ
ーリングによってＭＯＳトランジスタのｎ＋ソース９及
びｎ＋ドレイン１０を深さ約１．５μｍに、ＳＩＴのｎ
＋ドレイン又はソース３を深さ約１μｍに形成する（第
２図（Ｓ））。
を通してＰを不純物ドーズ量３ ｘ ＩＱ”ＣＩ！Ｉ−
” テ加速電圧１１０ｋＶでイオン注入し、ＰＳＧを
ＣｖＤによって厚さ４０００人程度に形成した後、アニ
ーリングによってＭＯＳトランジスタのｎ＋ソース９及
びｎ＋ドレイン１０を深さ約１．５μｍに、ＳＩＴのｎ
＋ドレイン又はソース３を深さ約１μｍに形成する（第
２図（Ｓ））。
Ａｌ電極をとるためにコンタクトホール４０を形成する
が、２回のマスク工程を経てＰＳＧ、５ｉＯａの順にエ
ッチングして形成する（第２図（ｔ））。
が、２回のマスク工程を経てＰＳＧ、５ｉＯａの順にエ
ッチングして形成する（第２図（ｔ））。
裏面の３ｉ０ｚをエッチング除去し、表面と裏面にＡｌ
を蒸着し、マスク工程を経て不要なＡＩをエッチング除
去する（第２図（Ｕ））。
を蒸着し、マスク工程を経て不要なＡＩをエッチング除
去する（第２図（Ｕ））。
以上、第２図を参照して説明した本発明の製造方法はｐ
基板上につ（られた光検出器となるｎチャンネルドープ
と、読み出し回路を構成するｎチャンネルＭＯ５Ｉ−ラ
ンジスタを同時に同一の半導体基板上に製作するのに適
した製造方法で、使用するマスクも１６枚と少なくてす
む。
基板上につ（られた光検出器となるｎチャンネルドープ
と、読み出し回路を構成するｎチャンネルＭＯ５Ｉ−ラ
ンジスタを同時に同一の半導体基板上に製作するのに適
した製造方法で、使用するマスクも１６枚と少なくてす
む。
特に第２図（Ｃ）の工程でｎ−型エピタキシャル層のｐ
反転を防止する工程を導入するととて良好なｎ−型エピ
タキシャル層をつくれること、第２図＋ｍ＋以降の工程
でのＳＩＴのゲート及びドレイン杢 又はソースをセルファランで形成する工程はゲートとド
レイン又はソースの間隔を一定になるように製作するこ
とができる。
反転を防止する工程を導入するととて良好なｎ−型エピ
タキシャル層をつくれること、第２図＋ｍ＋以降の工程
でのＳＩＴのゲート及びドレイン杢 又はソースをセルファランで形成する工程はゲートとド
レイン又はソースの間隔を一定になるように製作するこ
とができる。
次に本発明の固体撮像装置を構成する光検出器であるＳ
ＩＴのマトリクスの構成方法とその光検出部の読み出し
方法と回路例を上げて、本発明の固体撮像装置の動作を
あわせて簡単に説明する。
ＩＴのマトリクスの構成方法とその光検出部の読み出し
方法と回路例を上げて、本発明の固体撮像装置の動作を
あわせて簡単に説明する。
第３図ｆａｔに、二本発明の固体撮像装置の構成と読み
出し回路、第３図（ｂｌに読み出しパルスのタイミング
チャートを示す。
出し回路、第３図（ｂｌに読み出しパルスのタイミング
チャートを示す。
第１図に示した本発明による光検出器となる５ＩＴ５０
はｎ土塊め込み層２をソースとし、ｎ−エピタキシャル
層５の表面に設けられたｎ十領域３をドレインとする倒
立動作のＳＥＴで全てのソのパルスタイミングに従って
ｆｌＴ によってトランスファーＭＯＳトランジスタ５
３がＯＮ状態のときにｙ、によって水平出力線８１はプ
リチャージ電源５７によっである電位（それはＳＩＴの
動作点によって決められる）に充電され、その後垂直ア
ドレス線８０の１つにＪＺ’Ｇ なるパルスが加えられ
ることによってその垂直アドレス線に接線されている一
列のＳＩＴは、一定の期間にＳＩＴに入射した光によっ
てチャンネル内の空乏層で発生したホールがｐ＋アゲー
ト蓄積されてゲートのポテンシャルは下がっているが、
チャンネルを流れるソースからの電子による電流が検知
しうるほどには大きくないようなノーマリ−オフ型のＳ
ＩＴで、かつそのＯＧなるパルスが加わるとそのパルス
がキャパシタ５１を通して入射光量に対応して発生した
ホールによるゲート電位の変化に加わって、入射光量に
応じた放電を起す。このときｐ＋アゲート蓄積されたホ
ールはソースにはき出されゲートはリフレッシユされる
。
はｎ土塊め込み層２をソースとし、ｎ−エピタキシャル
層５の表面に設けられたｎ十領域３をドレインとする倒
立動作のＳＥＴで全てのソのパルスタイミングに従って
ｆｌＴ によってトランスファーＭＯＳトランジスタ５
３がＯＮ状態のときにｙ、によって水平出力線８１はプ
リチャージ電源５７によっである電位（それはＳＩＴの
動作点によって決められる）に充電され、その後垂直ア
ドレス線８０の１つにＪＺ’Ｇ なるパルスが加えられ
ることによってその垂直アドレス線に接線されている一
列のＳＩＴは、一定の期間にＳＩＴに入射した光によっ
てチャンネル内の空乏層で発生したホールがｐ＋アゲー
ト蓄積されてゲートのポテンシャルは下がっているが、
チャンネルを流れるソースからの電子による電流が検知
しうるほどには大きくないようなノーマリ−オフ型のＳ
ＩＴで、かつそのＯＧなるパルスが加わるとそのパルス
がキャパシタ５１を通して入射光量に対応して発生した
ホールによるゲート電位の変化に加わって、入射光量に
応じた放電を起す。このときｐ＋アゲート蓄積されたホ
ールはソースにはき出されゲートはリフレッシユされる
。
ＯＧの立ち下りとともにトランスファーＭＯＳトランジ
スタ５３をＯＦＦ状態にすることによってＳＩＴの放電
電荷量がトランスファーキャパシタ５５の放電量として
そのトランスファーキャパシタ５５に記憶される。水平
シフトレジスタからＯ５なるパルスを第３図（ｂ）のタ
イミング仄よって発生させ、そのＯ３によってスイッチ
ＭＯＳトランジスタ５４を順次ＯＮ状態にすることによ
ってトランスファーキャパシタ５５に記憶されていた光
情報がトランスファーキャパシタ５５のビデオ電源５８
１こよる充電によって出力端子６０１こ順次電気信号と
なって出力される。以下順次垂直アドレス線を選択して
いく。
スタ５３をＯＦＦ状態にすることによってＳＩＴの放電
電荷量がトランスファーキャパシタ５５の放電量として
そのトランスファーキャパシタ５５に記憶される。水平
シフトレジスタからＯ５なるパルスを第３図（ｂ）のタ
イミング仄よって発生させ、そのＯ３によってスイッチ
ＭＯＳトランジスタ５４を順次ＯＮ状態にすることによ
ってトランスファーキャパシタ５５に記憶されていた光
情報がトランスファーキャパシタ５５のビデオ電源５８
１こよる充電によって出力端子６０１こ順次電気信号と
なって出力される。以下順次垂直アドレス線を選択して
いく。
プリチャージＭＯ３Ｉ−ランジスタ５２、トランスファ
ーＭＯＳトランジスタ５３、スイッチＭＯＳトランジス
タ５４及び垂直シフトレジスタ７０、水平シフトレジス
タ７１が同時プロセスによってＳＩＴと同一基板上につ
くられたＭＯＳトランジスタから成っている。
ーＭＯＳトランジスタ５３、スイッチＭＯＳトランジス
タ５４及び垂直シフトレジスタ７０、水平シフトレジス
タ７１が同時プロセスによってＳＩＴと同一基板上につ
くられたＭＯＳトランジスタから成っている。
トランスファーキャパシタ５５を大きくすることで出力
を大きくすることができるが、このトランスファーキャ
パシタはＭＯＳトランジスタのｐｗｅｌ１６中のｐ＋領
域７を用いてＳＩＴの耐ゲート１２の絶縁ポリシリコン
ゲートをつくる工程とまったく同し工程でキャパシタを
製作することで大きくすることができる。
を大きくすることができるが、このトランスファーキャ
パシタはＭＯＳトランジスタのｐｗｅｌ１６中のｐ＋領
域７を用いてＳＩＴの耐ゲート１２の絶縁ポリシリコン
ゲートをつくる工程とまったく同し工程でキャパシタを
製作することで大きくすることができる。
垂直シフトレジスタ７０及び水平シフトレジスタ７１は
例えばＥ／Ｄ ＭＯＳインバータによるシフトレジス
タとスーパーバッファによって構成することができる。
例えばＥ／Ｄ ＭＯＳインバータによるシフトレジス
タとスーパーバッファによって構成することができる。
第３図ｆｃｌにｊ（本発明の半固体撮像装置の構成と読
み出し回路例を第３図（ｄｌに読み出しパルスのタイミ
ングチャートを示す。
み出し回路例を第３図（ｄｌに読み出しパルスのタイミ
ングチャートを示す。
この読み出し例では第１図に示した本発明による光検出
器となるＳＩＴは正立動作である。
器となるＳＩＴは正立動作である。
すなわちｎ＋埋め込み層２をドレインとし、ｎ〜エピタ
キシャル層５の表面に設けられたｎ＋領域３をソースと
して用いる。したがってドレインが共通となり、垂直ア
ドレス線８０にはゲートが、水平出力線８１にはソース
が接続される。
キシャル層５の表面に設けられたｎ＋領域３をソースと
して用いる。したがってドレインが共通となり、垂直ア
ドレス線８０にはゲートが、水平出力線８１にはソース
が接続される。
第３図（ｄｌのパルスタイミングに従って、垂直アドレ
ス線８０の１つがｆｌａなるパルスによって選択される
と、その垂直アドレス線８０に接続されたＳＩＴは一定
の期間にＳＩＴに入射した光によってチャンネル内の空
乏層て発生したホールがｐ＋アゲート蓄積されてゲート
のポテンシャルは下がっているがチャンネルを流れるソ
ースからの電子による電流が検知しつるほどには大スが
入射光量に対応して発生したホールによるゲート電位の
変化に加わって、入射光量に応じた放電をして水平出力
線８１のそれぞれの電位を決める。ＯＧの高いレベルの
期間内に水平シフトレジスタ７１からＯ８なるパルスを
発生することによってスイッチＭＯＳトランジスタ５４
を順次ＯＮ状態にすることによって垂直アドレス線上の
ＳＩＴに入射した光情報を電気信号として出力端子６０
に取り出すことができる。水平アドレスの終った後ＯＧ
のパルスをＪＩＲのパルスと同時にあるリフレッシュレ
ベルにすることで、ＳＩＴのリフレッシユと水平出力線
のリフレッシュヲＯＲのパルスによってリフレッシ、Ｍ
ＯＳトランジスタ５２′ をＯＮ状態にするととて同時
に行う。
ス線８０の１つがｆｌａなるパルスによって選択される
と、その垂直アドレス線８０に接続されたＳＩＴは一定
の期間にＳＩＴに入射した光によってチャンネル内の空
乏層て発生したホールがｐ＋アゲート蓄積されてゲート
のポテンシャルは下がっているがチャンネルを流れるソ
ースからの電子による電流が検知しつるほどには大スが
入射光量に対応して発生したホールによるゲート電位の
変化に加わって、入射光量に応じた放電をして水平出力
線８１のそれぞれの電位を決める。ＯＧの高いレベルの
期間内に水平シフトレジスタ７１からＯ８なるパルスを
発生することによってスイッチＭＯＳトランジスタ５４
を順次ＯＮ状態にすることによって垂直アドレス線上の
ＳＩＴに入射した光情報を電気信号として出力端子６０
に取り出すことができる。水平アドレスの終った後ＯＧ
のパルスをＪＩＲのパルスと同時にあるリフレッシュレ
ベルにすることで、ＳＩＴのリフレッシユと水平出力線
のリフレッシュヲＯＲのパルスによってリフレッシ、Ｍ
ＯＳトランジスタ５２′ をＯＮ状態にするととて同時
に行う。
以下順次垂直アドレス線を選択していく。
ＭＯＳトランジスタ５２′及び５４、垂直シフトレジス
タ７０、水平シフトレジスタ７１が同時プロセスによっ
てＳＩＴと同一基板上につくられたＭｏＳトランジスタ
から成ることは前に述べた読み出し方法例と同様である
。
タ７０、水平シフトレジスタ７１が同時プロセスによっ
てＳＩＴと同一基板上につくられたＭｏＳトランジスタ
から成ることは前に述べた読み出し方法例と同様である
。
本発明のＳＩＴ撮像装置を構成するＳＩＴはｐ基板上の
ｎ＋埋め込み層をＳＩＴの主電極の１つとするもので、
基板の深いところまで侵入しキャリアを発生させる長波
長光の感度をカットし、相対的に短波長光の感度を上げ
ることになる。つまりｐ基板内部で発生したホールはＳ
ＩＴのｐ＋アゲート拡散せず、ＳＩＴのゲートに蓄積さ
れる有効なキャリアとはならない。さらに各画素セルが
Ｕ溝によって分離されており、従って画素セルを微細化
することが可能で、開口率も大きくなる。
ｎ＋埋め込み層をＳＩＴの主電極の１つとするもので、
基板の深いところまで侵入しキャリアを発生させる長波
長光の感度をカットし、相対的に短波長光の感度を上げ
ることになる。つまりｐ基板内部で発生したホールはＳ
ＩＴのｐ＋アゲート拡散せず、ＳＩＴのゲートに蓄積さ
れる有効なキャリアとはならない。さらに各画素セルが
Ｕ溝によって分離されており、従って画素セルを微細化
することが可能で、開口率も大きくなる。
第′４図・第５図は、本発明の効果を示す図面である。
第４図は本発明とｎ＋基′板につくられた従来のＳＩＴ
撮像装置の分光感度の比較の一例である。
撮像装置の分光感度の比較の一例である。
ｎ＋基板につくられた従来のＳＩＴ撮像装置では波長感
度のピークが７５０ｎｍにあって長波長光に感度をもつ
のに対して本発明では波長感度のピークが６３０ｎｍに
あって、短波長光に感度をもつことがわかる。
度のピークが７５０ｎｍにあって長波長光に感度をもつ
のに対して本発明では波長感度のピークが６３０ｎｍに
あって、短波長光に感度をもつことがわかる。
第５図は本発明の撮像装置の光電変換特性のンは１０４
〜１０５と非常に高感度である。
〜１０５と非常に高感度である。
第１図はＳＩＴとＭＯＳトランジスタの概略断面図、第
２図はＳＩＴとＭＯＳトランジスタの同時プロセスを説
明するための概略断面図、第３図は本発明の固体撮像装
置の動作の説明のための図、第４図・第５図は本発明の
詳細な説明するための図でそれぞれ分光感度特性の比較
、光電変換特性を示す。 １・・・ｐ型Ｓｉ基板、２・・・ｎ中塊め込み層、３・
・・ＳＩＴのｎ＋ドレイン又はソース、３′・・ＳＩＴ
のｎ＋ドレイン又はソースのポリシリコン電極、４・・
・ＳＩＴのｐ＋アゲート４′・・・ＳＩＴのｐ＋ゲート
４９・・・ＭＯＳトランジスタのｎ＋ドレイン又はツー
トランジスタのゲート酸化膜、１２・・・ＭＯ３Ｉ−ラ
ンジスタのポリシリコンゲート、１３・・・Ｕ溝分離、
１４・・・フィールド酸化膜、２０・・・ｐ反転防止ｎ
層、２６・・・Ｕ溝、５０・・・ＳＩＴ、５１・・・Ｍ
ＯＳキャパシタ、５２・・・プリチャージＭＯＳトラン
ジスタ、５２′・・・リフレッシュＭＯＳトランジスタ
、５３・・・トランスファーＭＯ５トランジスタ、５４
・・・スイッチＭＯ３）ランンスタ、７０・・・垂直シ
フトレジスタ、７１・・・水平シフトレジスタ
２図はＳＩＴとＭＯＳトランジスタの同時プロセスを説
明するための概略断面図、第３図は本発明の固体撮像装
置の動作の説明のための図、第４図・第５図は本発明の
詳細な説明するための図でそれぞれ分光感度特性の比較
、光電変換特性を示す。 １・・・ｐ型Ｓｉ基板、２・・・ｎ中塊め込み層、３・
・・ＳＩＴのｎ＋ドレイン又はソース、３′・・ＳＩＴ
のｎ＋ドレイン又はソースのポリシリコン電極、４・・
・ＳＩＴのｐ＋アゲート４′・・・ＳＩＴのｐ＋ゲート
４９・・・ＭＯＳトランジスタのｎ＋ドレイン又はツー
トランジスタのゲート酸化膜、１２・・・ＭＯ３Ｉ−ラ
ンジスタのポリシリコンゲート、１３・・・Ｕ溝分離、
１４・・・フィールド酸化膜、２０・・・ｐ反転防止ｎ
層、２６・・・Ｕ溝、５０・・・ＳＩＴ、５１・・・Ｍ
ＯＳキャパシタ、５２・・・プリチャージＭＯＳトラン
ジスタ、５２′・・・リフレッシュＭＯＳトランジスタ
、５３・・・トランスファーＭＯ５トランジスタ、５４
・・・スイッチＭＯ３）ランンスタ、７０・・・垂直シ
フトレジスタ、７１・・・水平シフトレジスタ
Claims (3)
- （１）高抵抗な第１の層とその第１の層とは、導電型の
異なる低抵抗な第２の層からなるシリコンウェハの前記
第１の層の表面に形成された少なくとも１つの第１の主
電極領域、その第１の主電極領域をはさむように形成さ
れたゲート領域、そのゲート領域の上面に少なくともそ
の一部分に第１の絶縁物によって絶縁され、前記ゲート
領域とキャパシタを形成するよう設けられた第１の絶縁
ゲート領域を備 えた縦型静電誘導トランジスタで、第２の主電極領域が
前記第１の層と前記第２の層との間の一部分に前記第２
の層とは、導電型の異なる前記第１の主電極と対向して
設けられた第３の層から成ることを特徴とし、前記縦型
静電誘導トランジスタから成る光検出器が二次元配列さ
れた固体撮像装置において、隣接した前記縦型静電誘導
トランジスタが、その縦型静電誘導トランジスタを取り
囲むように形成されたポリシリコンが充填されたＵ溝に
よって分離されていることを特徴とする固体撮像装置。 - （２）前記固体撮像装置の走査のためのＭＯＳトランジ
スタと、前記固体撮像装置の読み出しのための走査パル
スを発生させるシフトレジスタを構成するＭＯＳトラン
ジスタが前記固体撮像装置の前記第１の層にウェルが第
２ の層に接するように形成され、前記ＭＯＳトランジスタ
の第３の主電極及び第４の主電極が前記ウェルの上面に
形成され、第２の絶縁物によって絶縁されたポリシリコ
ンが前記ＭＯＳトランジスタの第２の絶縁ゲート領域と
なるように製作されて、前記固体撮像装置の読み出し回
路となっていることを特徴とする前記特許請求の範囲第
１項記載の固体撮像装置。 - （３）前記縦型静電誘導トランジスタと前記ＭＯＳトラ
ンジスタを前記第２の層となるシリコン基板に同時に製
作する前記特許請求の範囲第２項記載の固体撮像装置の
製造方法において（ｉ）前記第２の層となる前記シリコ
ン基板上に前記第３の層となる領域を形成した後、 前記シリコン基板上に前記第３の層をはさ むように前記第１の層をエピタキシャル成 長させるが、前記シリコン基板からのオー トドープによって前記第１の層の前記縦型 静電誘導トランジスタのチャンネルとなる 部分が、所定の導電型及び所定の抵抗率と ならないことを防ぐために、前記第１の層 と導電型の同じ第４の層を前記第２の層の 前記第３の層と同じ面に形成しておき、前 記エピタキシャル成長を行い、 （ｉｉ）前記第１の層の上面から前記第１の層中に前記
ウェルを形成するための第１の不純 物ドーピングを行い、 （ｉｉｉ）前記Ｕ溝を第１のエッチングによって前記第
３の層に達する深さに形成し、前記シ リコンウェハの全面を前記Ｕ溝も含めて酸 化し、第１のポリシリコンを前記Ｕ溝を埋 めるまでデポジションさせ、第２のエッチ ングによって前記ポリシリコンを前記Ｕ溝 の部分を除いて取り除き、前記第３の層に 達する前記第３の層と同じ導電型の前記第 ２の主電極のコンタクトのための第１の領 域を形成するための第２の不純物ドーピン グを行い、 （ｉｖ）前記ＭＯＳトランジスタのチャンネルストッパ
を形成するための第３の不純物ドーピングを行い、熱処
理によって前記ウェル領 域、前記第１の領域、前記チャンネルスト ッパ領域を形成し、 （ｖ）前記ＭＯＳトランジスタを形成する部分以外の前
記第１の層の上面にＬＯＣＯＳに よってフィールド酸化膜を形成し、前記縦 型静電誘導トランジスタの前記ゲート領域 と前記第２の主電極領域をセルファラインにて形成する
ため、前記フィールド酸化膜の 前記ゲート領域の上面部分と前記フィール ド酸化膜の前記第２の主電極領域の上面部 分を同時に第３のエッチングによって除去 し、 （ｖｉ）前記縦型静電誘導トランジスタの前記ゲート領
域の形成後、前記ＭＯＳトランジス タの第２の酸化膜を前記縦型静電誘導トラ ンジスタの前記ゲート領域上に前記キャパ シタを構成するための前記第１の酸化膜と 同時に形成し、前記ＭＯＳトランジスタの チャンネルドープを行った後、 （ｖｉｉ）前記縦型静電誘導トランジスタの前記ゲート
領域と前記キャパシタを構成するため の前記第１の絶縁ゲート領域及び前記第１ の主電極の第１の電極領域と、前記ＭＯＳ トランジスタの前記第２の絶縁ゲート領域 及び前記第３の主電極の第２の電極領域及 び前記第４の主電極の第３の電極領域とし てＤＯＰＯＳを同時に形成し、 （ｖｉｉｉ）前記縦型静電誘導トランジスタの第１の主
電極領域と、前記ＭＯＳトランジスタの 前記第３の主電極及び前記第４の主電極を 同時に形成する ことを特徴とする固体撮像装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216198A JPH069233B2 (ja) | 1986-09-13 | 1986-09-13 | 固体撮像装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216198A JPH069233B2 (ja) | 1986-09-13 | 1986-09-13 | 固体撮像装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372152A true JPS6372152A (ja) | 1988-04-01 |
| JPH069233B2 JPH069233B2 (ja) | 1994-02-02 |
Family
ID=16684810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216198A Expired - Fee Related JPH069233B2 (ja) | 1986-09-13 | 1986-09-13 | 固体撮像装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069233B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165360A (ja) * | 1986-01-16 | 1987-07-21 | 新技術事業団 | 半導体装置の製造方法 |
-
1986
- 1986-09-13 JP JP61216198A patent/JPH069233B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165360A (ja) * | 1986-01-16 | 1987-07-21 | 新技術事業団 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069233B2 (ja) | 1994-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |