JPS6373333A - デイジタル・コンピュータ・システムの命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速のコンパタクトなディジタル・コンピュー
タ・システムのアーキテクチャに関し、特にこのシステ
ムの演算速度および効率の増強のため使用される回路に
関する。

ディジタル・コンピュータの基本的な構成要素には機械
言語のディジタル・データを処理するためのプロセサと
メモリーが含まれる。一般に、プロセサの処理操作を制
御するための機械言語の命令はメモリー内に記憶される
。メモリーは又処理されるデータの少（とも一部を包含
する。命令およびデータは、プロセサおよびメモリーの
出力バスによってプロセサとメモリー間に伝送される。

マイクロ命令シーケンスと呼ばれる屡々使用される一連
の命令は別個のマイクロ命令メモリーに記憶される。マ
イクロ命令と呼ばれるある命令は、マイクロ命令メモリ
ーに対応する一連のマイクロ命令をプロセサに対して提
供させる。コンピュータは更に、コンピュータと外部装
置間に命令およびデータを伝送するための入出力（Ｉ　
１０）装置を含んでいる。外部装置は例えば制御盤又は
テープ記憶装置を含む。

このようなディジタル争コンピュータの能力は、データ
の処理および命令の実行におけるその速度および効率に
より規定され制約を受ける。一般に、利用可能な物理的
なハードウェア・スペースの有効利用はコンピュータ能
力を最大限に発揮するために必要とされる。コンピュー
タφシステムの能力およびハードウェアの効率はい（つ
かの領域で特に重要である。これ等の領域には、コンピ
ュータのマイクロ命令メモリー・一連のマイクロ命令の
連続的なマイクロ命令の選択のための回路、コンピュー
タのメモリーを周期的にリフレッシュするための回路、
およびその時の命令が実行中コンピュータのメモリーか
ら実行されるべき次の命令を取出すための命令取出し回
路が含まれる。

マイクロ命令メモリーが必要とする物理的ハードウェア
・スペースはマイクロ命令が内部に記憶される効率によ
って決定される。マイクロ命令の構成はコンピュータ機
能により決定されるが、マイクロ命令のメモリーの物理
的構造はその時利用可能なハードウェアによって決定さ
れる。例えばマイクロ命令の一組は、各々が２５６の４
８ビツトのマイクロ命令を含む２つ以上の別個のマイク
ロ命令のページからなる。マイクロ命令を記憶するため
の現在入手可能な読出し専用メモリー（ＲＯＭ）は、５
１２ワードの長さ×８ビット・ワードの幅とＱ− して構成される。マイクロ命令の１頁は、６つの５１２
ワード×８ビツト・ワードで構成することもできる。し
かし、記憶効率は僅かに５０％に過ぎず、マイクロ命令
メモリーは相当数のビットの記憶に必要とされる物理的
スペースの２倍を要することになる。

コンピュータ能力の別の制約は、一連の連続的マイクロ
命令の選択に要する時間である。従って、このような選
択に必要とされる回路は、最小限のハードウェア構成と
して最大限の選択速度を提供するために最小限度の遅延
を要するものでなければならない。

コンピュータ能力の更に別の制約は、バッテリ補助モー
ドにおいて操作する際コンピュータ・システムをリフレ
ッシュするのに要する回路である。

クリティカルな機能であるが、この回路はコンピュータ
能力には直接寄与するものではなく、従って最小限度の
ハードウェア構成を要するものであるべきである。

コンピュータの演算速度は、現時命令が実行中メモリー
から実行すべき次の命令を取出す先取り回路を使用する
ことによって増強することができる。これも又、所要の
機能を提供の間最小限のハードウェア構成を要するもの
でなければならない。

本発明は、前記のコンピュータ能力／ハードウェアの効
率要因に関与してシステムのオペレーションの速度およ
び効率を改善し、且つ又以下において詳細に論述する如
〈従来技術における前述の諸問題および制約に対する解
決をもたらすコンピュータ・システムの改善を提供する
ものである。

本発明は、増強されたコンピュータの能力およびハード
ウェアの効率を提供するコンピュータ・システムのアー
キテクチャに関する。このアーキテクチャには、機械言
語のデータを処理するためのプロセサと、少くともこの
プロセサによって使用される機械言語の命令を記憶する
ためのメモリーと、一連の屡々使用される命令を記憶し
提供するためのマイクロ命令ロジックと、少くともプロ
セサとメモリー間に命令を伝送するためのバスが含まれ
る。本アーキテクチャは、コンピュータ・システムの能
力および効率を増強する回路を含んでいる。これら回路
には、使用可能なマイクロ命令メモリー・スペースの有
効使用を提供するマイクロ命令メモリーがある。別の特
徴としては、一連の連続マイクロ命令の高速選択のため
のマイクロ命令選択回路がある。更に別の特徴は、バッ
テリ補助操作の間メモリーリフレッシュを行うメモリー
制御回路である。更に他の特徴には、その時の命令が実
行中にメモリーから次の命令を取出すことを許容する命
令先取り回路がある。

このように、コンピュータφシステムの能力および効率
が増強されることから本発明をコンピュータ・システム
に実施することは有利である。

本発明は、マイクロ命令が更に効率的にマイクロ命令メ
モリーに記憶される故に、更に有利である。

更に、本発明は、連続マイクロ命令が選択され実行され
得る速度を増進するものである。更に、本発明は、コン
ピュータのメモリーのリフレッシュ操作を行う際に使用
可能なハードウェア・スベースの有効な使用を可能にす
る。本発明は、命令の先取り操作が最小限のハードウェ
ア構成で実施できる故に更に有利である。

従って、本発明の目的は改善されたコンピュータ・シス
テムの提供にある。

本発明の別の目的は、マイクロ命令の有効な記憶が可能
な改善されたコンピュータのマイクロ命令のメモリーの
提供にある。

本発明の更に別の目的は、連続するマイクロ命令が選択
構成される速度を増進するマイクロ命令選択回路の提供
にある。

本発明の他の目的は改善されたメモリー制御回路の提供
にある。

本発明の更に他の目的は、その時の命令が実行中にメモ
リーから次の命令を取出すための改善された先取り回路
の提供にある。

本発明のその他の目的および長所については、望ましい
実施態様の詳細な説明および添付図面を照合すれば当業
者により理解が可能であろう。

以下の論述は、本発明を実施するコンピュータ＝　　１
２　− のアーキテクチャおよび作用について説明する。

本コンピュータのアーキテクチャと作用についてはブロ
ック図のレベルに基いて最初に記述する。

次に、本コンピュータの選択された部分、例えばマイク
ロ命令メモリー回路、メモリー・リフレッシュ回路およ
び命令先取り回路についてこの順序で個々に説明する。

最後に、本発明のある特徴について要約する。

作用の説明を明確にするため以下の論述においてはある
約束が使用される。関連のある回路が２つ以上の図面に
わたる場合は、これらの図面は文字を付記した共通の番
号、例えば第２図と第２Ａ図を有する。このような回路
間の共通の電気点はこのような点に対するリードをカッ
コで括ることにより例えばｒＡ−ｂＪで示すが、この場
合、ｒＡＪとは同じ電気点を有する他の図番を示し、ｒ
ｂＪとは特定の共通の電気点に付された文字の表示であ
る。照合番号は２桁の数字（００〜９９）を付し、その
前に第１図における１００乃至１９９、第４図における
４００乃至４９９の如き図面番号を付す。

２つ以上の図面において関連する回路の場合は、使用さ
れる図番は関連するグループの最初の図の番号である。

関連する図面のグループでは順次照合番号が与えられる
。

本願における回路の詳細な構造および作用については、
作用の説明に必要な場合に限り゛説明する。

本文においては周知の回路記号が用いられ、回路の構成
および作用については当技術における通常の技術を習得
するものによって理解されよう。回路の作用の説明に必
要な構成要素についてのみ照合番号を付す。照合された
ものと同様に示された全ての構成要素はこの照合された
ものと同一であり且つ同様に作用するものと考えるもの
とする。

１、コンピュータの構造および作用（第１図）Ａ、構　
造 第１図においては、その構成が本発明を包含するコンピ
ュータ１１０の詳細なブロック図が示される。コンピュ
ータ１１０の主な要素は、マイクロ命令ロジック１４４
を含む中央処理装置（ｃＰＵ）１１４と、メモリー１２
４と、入出力（Ｉ　１０）インターフエース回路１３０
である。

中央処理装置（ｃＰＵ）１１４における演算論理装置（
ＡＬＵ）　１１２　ノ出力はＡＬＵ出力（ＡＬＵＯＵｔ
）バス１１６に接続される。ＡＬＵＯＵＴバス１１６は
、メモリー１２４のＣＰＵ１１４におけるスクラッチパ
ッド・メモリー（ＳＰＭＥＭ）１１８のデータ入力側と
、データ・レジスタ（ＤＲＥ（１）　１２０およびアド
レス・レジスタ（ＡＲＥ（１）　１２２の入力側に接続
される。

ＡＬＵＯＵＴバス１１６は、汎用非同期レシーバ／トラ
ンスミッタ（ＵＡＲＴ）　１２８およびＩ１０インター
フェース回路１３０のデータ入出力（ＤＩｌｏ）バッフ
ァ１２８Ａの入力側に接続される。

ＡＲＥＧ１２２の出力は、ＣＰ　Ｕ　１１４のＳＰＭＥ
Ｍｌｌｇおよび制御盤の読出し専用メモリー（ＲＯＭ）
１３２のアドレス入力側と、メモリー・マルチプレクサ
（ＭＥＭＭＵＸ）　１３４　（７）入力側に接続される
。ＤＲＥＧ１２０およびＭＥＭＭＵＸ１３４の出力は、
それぞれメモリー出力（ＭＥＭＯＵＴ）バス１３６に接
続される。制御盤ＲＯＭ１３２の出力も又ＭＥＭＯＵＴ
バス１３６に接続される。ＭＥＭＯＵＴバス１３６はＣ
Ｐ　Ｕ　１１４のＭＥＭＯＵＴレジ＝１６、　　− スタ（ＭＥＭＲＥ（１）　１３８および命令レジスタ（
ＩＲ）１４０の入力端に接続される。ＭＥＭＯＵＴバス
１３６も又、ＣＰＵ１１４のマイクロ命令ロジック１４
４の開始アドレス・ゼネレータ（ＳＡＧＥ）回路１４２
に接続される。

Ｉ／Ｒ１４０の第１の出力は、ＭＥＭＯＵＴバス１３６
およびマイクロ命令ロジック１４４の復号ＲＯＭ１４６
のアドレス入力側に接続される。第２のｌＲ１４０出力
はマイクロ命令ロジック１４４のマイクロ命令メモリー
出力（ＭＥＭＯＵＴ）バス１４８に接続される。第３の
出力は、ＣＰＵ１１４の入力ＭＵＸ（ＩＮＳＴＭＵＸ）
　１５０の１入力端に接続されている。

ＩＮＳＴＭＵＸ１５０と、ＭＥＭＲＥＧ１８８とＳＰＭ
ＥＭｌｌｇの出力はＡＬＵ入力（ＡＬＵＩＮ）バス１５
２に接続される。

ＡＬＵＩＮバス１５２は更にＡＬＵＩＬ２の入力側に接
続される。

マイクロ命令ロジック１４４においては、５ＡＧＥ１４
２　、復号ＲＯＭ１４６およびマイクロ命令飛越しくｌ
ｌＮ５ＴＪ）バッファ１５４はマイクロ命令メモリーの
入力（／／ＭＥＭＩＮバス１５６に接続される。

＝　　　１０　　− ／／　ＨＥＭ　Ｉ　Ｎバス１５６はマイクロプログラム
（／ＶＰＣ）レジスタ１５８入力端に接続される。／／
ＰＣｌ５８出力はマイクロ命令メモリー１６０のアドレ
ス入力側に接続され、マイクロ命令メモリー１６０の出
力は／／　ＭＥＭＯＵＴバス１４８に接続される。！　
ＭＥＭＯＵＴバス１４８はマイクロ命令レジスタＡ　（
ＩＩＲＡ）１６２、マイクロ命令レジスタＢ　（！ＩＲ
Ｂ）１８４および／／ｌＮ５ＴＪバッファ１５４の入力
側に接続される。

／／ＩＲＢ１６４の出力はシーケンス制御（５ＥＱＣＮ
ＴＬ）１６６の入力側に接続される。５ＥＱＣＮＴＬ１
６Ｂの出力は、５ＡＧＥ１４２と、復号ＲＯＭ１４６と
、７／１ＮｓＴＪバツフア１５４と、ｌＰｃ１５８の制
御入力側に接続される。／ＶＩＲＡ１Ｂ２（７）出力は
ＩＮＳＴＭＵＸ１５０ノ別の入力側に接続される。

Ｉ１０入力回路１３０においては、ＡＳＣＩＩＩ１０キ
ャネル１６ｇは、外部のＡＳＣＩ　Ｉインターフェース
装置（図解の明瞭化のため図示せず）とＵＡＲＴ１２６
との間に接続される。ＵＡＲＴ１２Ｂのデータ出力はＡ
ＬＵＩＮバス１５２に接続される。前述の如＜　、ＵＡ
ＲＴ１２６のデータ入力はＡＬＯＵＴバス１１Ｂから接
続される。同様に、データＩ１０バス１７０は外部のデ
ータ・ソース（明瞭化のため図示せず）とデータＩ１０
　（Ｄ　ｌ１０）バッファ１２８Ｂの入力側と接続して
いる。ＤＩ１０バッファ１２８Ｂの出力はＡＬＵＩＮバ
ス１５２に接続される。前記の如く、ＤＩ１０バッファ
１２８Ａの入力はＡＬＵＯＵＴバス１１８と接続され、
ＤＩ１０バッファ１２８Ａの出力はデータＩ１０バス１
７０に接続される。

コンピュータ１１０は、更に、その何れも明瞭のため図
示しない主電源およびバッテリ補助電源を含む。

８０作　用 再び第１図おいて、ユーザのプログラム、例えばデータ
およびマイクロ命令はメモリー１２４に記憶され、ＣＰ
　Ｕ　１１４の要求と同時にＭＥＭＯＵＴバス１３６を
経てＣＰ　Ｕ　１１４に転送される。メモリー１２４か
らのデータ／マイクロ命令の転送およびこれらのメモリ
ー１２４への書込みはＡＬＵＯＵＴバス１１Ｂを経て行
われる。メモリー１２４の読出しおよび書込みアドレス
はＡ　Ｌ　Ｕ　１１２からＡＬＵＯＬＩＴバス１１６を
経て与えられ、ＡＲＥＧ１２２に記憶される。メモリー
１２４に書込まれるデータ／マイクロ命令は同様にＡ　
Ｌ　Ｕ　１１２により与えられ、ＤＲＥＧ１２０に記憶
される。データ／マイクロ命令はＤＲＥＧ１２０から直
接メモリー１２４に与えられる。ＡＲＥＧ１２２からの
読出し／書込みアドレスはＭＥＭＭＵＸ１２４によりメ
モリー１２４の行および列に変換され、メモリー１２４
に与えられる。

ＭＥＭＯＬＩＴバス１３６上に現われるデータ／マクロ
命令は、Ａ　Ｌ　Ｕ　１１２によって使用されるためＭ
ＥＭＲＥＧ１３８を経てＡＬＵＩＮバス１５２に転送さ
れる。一般に、ＭＥＭＯＵＴバス１３６に現われるマク
ロ命令はｌＲ１４０に転送される。あるマクロ命令、例
えばデータは、ＩＮＳＴＭＵＸ１５０およびＡＬＵＩＮ
バス１５２を経てｌＲ１４０からＡＬＵ１１２に転送さ
れる。マイクロ命令と呼ばれる屡々使用される一連の命
令は、以下に更に説明されるマイクロ命令ロジック１４
４に記憶される。このような一連のマイクロ命令と対応
するマクロ命令は、部分的にはマイクロ命令ロジック１
４４に対する命令からなる。マイクロ命令ロジッり１４
４は／ＶＭＥＭＯｔＪＴバス１４８における対応する一
連のマイクロ命令を与えることによってｌＲ１４０上に
現われる如きマクロ命令に応答する。

更に以下に説明するように、マイクロ命令のある部分は
／／　ＩＲＡ１６２ニ転送され、ＩＮＳＴＭＵＸＬ５０
を介してＡＬＵＩＮバス１５２に転送される。

以下において更に述べる如く、コンピュータ１１０はメ
モリー１２４に対してリフレッシュψアドレスを与えて
これに記憶されたデータ／マクロ命令をリフレッシュす
るための回路を含む。リフレッシュ回路はその一部とし
てＡＬＵ１１２とＡＲＥＧ１２２とＭＥＭＭＵＸ１３４
を含む。又、更に以下に説明するように、先取り回路に
より、ＣＰＵ１１４により実行されるべき次の命令が現
時命令の実行中にメモリー１２４から取出されることを
許容される。

ＳＰＭＥＭＩＬｇは、割込み操作の間のＡ　Ｌ　Ｕ　１
１２の内容に対する一時記憶を与える。ＳＰＭＥＭＩＬ
ｇに記憶されるべきデータはＡＬＵＯυＴバス１１６は
、ＡＬＵＯＵＴバスｔｔａを経てＳＰＭＥＭＩＬｇのデ
ータ入力側に与えられる。

ＳＰＭＥＭＩＬｇの読出し／書込みアドレスはＡＲＥＧ
１２２を経てＡ　Ｌ　Ｕ　１１２から与えられる。ＳＰ
ＭＥＭＩＬｇから読出されたデータはＡＬυＩＮバス１
５２上に現われ、ここでＡＬＵ１１２により使用可能と
なる。

外部装置とＣＰＵ１１４又はメモリー１２４間の通信は
Ｉ１０インターフェース回路網１３０を経て与えられる
。並列ディジタル・ワードはデータＩ１０バス１７０を
経て転送される。ＤＩ１０バッファ１２８Ａおよび１２
８Ｂは、それぞれデータ／マイクロ命令をＡＬＵＯＵＴ
バス１１６又はＡＬＵＩＮパス１５２とデータＩ１０バ
ス１７０との間に転送させる。データＩ１０バス１７０
とメモリー１２４間のデータ／マクロ命令の転送はＡＬ
Ｕ１１２を経て行われる。

例えばＡＳＣＩＩコードにおける一列の英数字文字は、
ＡＳＣＩＩ　　Ｉ１０バス１６８とＵＡＲＴ１２Ｂを経
てＣＰＵ１１４と外部装置（図示せず）間で通信される
。米国特許出願第９５９，０３８号において教示される
ように、制御卓ＲＯＭ１３２は、例えばＡＳＣＩＩイン
ターフェースを有するどの外部装置でもコンピュータ制
御卓として作用することを可能にするインターフェース
装置である。制御卓ＲＯＭ１８２は通コンピュータ１１
０の制御のために使用される大部分のハードの制御卓ス
イッチおよび指示灯を置換するもので、これによりコン
ピュータ１１０は僅かに小形のハード制御卓を必要とす
るに過ぎない。制御卓ＲＯＭ１３２は、コンピュータ１
１０の制御卓の操作のための制御卓プログラム・マクロ
命令を内蔵する。これらのマクロ命令には、コンピュー
タ１１０のその時の内容の検査および変更、プログラム
のブーストラップ−ローディング、およびテスト・プロ
グラムの実行が含まれる。

作用においては、予め定められたシーケンスで外部から
与えられる英数字はＵＡＩ？Ｔ１２Ｂを経てＣＰＵ１１
４により受取られる。受取られたシーケンスは次に、Ａ
ＬＵＯＵＴバス１１６およびＡＲＥＧＬ２２を経て制御
卓ＲＯＭＬ３２に対してアドレス入力として与えられる
。次に、制御卓ＲＯＭ１３２の対応するマクロ命令出力
が、メモリー１２４から与えられるマクロ命令と同じ方
法でＭＥＭＯＵＴバス１３６上に現われる。

ブロック図レベルでコンピュータ１１０の構成および作
用について述べたが、マイクロ命令ロジッー　つｑ　− り１４４の構成および作用について次に詳細に説明する
。

２、マイクロ命令ロジック１４４（第１図、第２図、第
２Ａ図および第２Ｂ図） 前述の如く、マイクロ命令ロジック１４４は、屡々用い
られる一連のマイクロ命令を記憶する。

このような一連のマイクロ命令と対応するマクロ命令は
、その一部がマイクロ命令ロジック１４４に対する命令
として作用する。マイクロ命令ロジック１４４は、対応
するシーケンスの各マイクロ命令を順次与えることによ
り応答する。マイクロ命令は／／　ＭＥＭＯＵＴバス１
４８上に現われ、その一部がＩＮＳＴＭＵＸ１５０を経
テＡ　Ｌ　ＵＩＬ２　ニ与えられるべく／／ＩＲＡ１Ｂ
２に転送される。マイクロ命令の他の部分は、無作為制
御信号をＣＰＵ１１４とマイクロ命令ロジック１４４に
与える。

マイクロ命令ロジック１４４の構成については、ブロッ
ク図レベルでのコンピュータ１１０の説明において既に
説明した。以下の論述は、ブロック図レベルにおけるマ
イクロ命令ロジック１４４の作用−つ　Ａ　　　　− の説明から始める。次に、マイクロ命令ロジックの望ま
しい実施態様において使用される回路について説明する
。

Ａ、マイクロ命令ロジック１４４の作用−（第１図）再
び第１図において、マイクロ命令メモリー１８０は一連
のマイクロ命令を記憶する。これら各マイクロ命令シー
ケンスは例えばメモリー１２４に記憶された１つ以上の
マクロ命令と対応する。メモリー１６０はＣＰＵ１１４
に対して５１２ワ一ド×４８ビツト幅のメモリーを構成
して５１２の４８ビツト迄のマイクロ命令を含む如くに
考えられる。メモリー１６０は、各ページが５１２ワ一
ド×２４ビツト幅のメモリーとして構成される２頁のメ
モリーとして内部的に構成される。これにより、メモリ
ー１６０の頁は、メモリー１６０に含まれるマイクロ命
令の半分を記憶するに十分なビット容量を有する。

各メモリー１６０の頁は２４ビツト幅、即ち１マイクロ
命令の半分である。従って、各ページは５１２ワ一ド幅
、即ち記憶されるべきマイクロ命令の数の２倍である。

各マイクロ命令は第１と第２のセ−　　２４　　　＝ グメントに分割され、各セグメントは２４ビツトからな
る。１つのマイクロ命令の第１と第２のセグメントはメ
モリー１６０の連続ワード場所に記憶される。例えば、
メモリー１６０の場所４８のマイクロ命令２４の第１の
セグメントと、メモリー１６０の場所４９の第２のセグ
メントである。従って、１つのマイクロ命令は２つの順
次のステップにおいてメモリー１６０から呼出すことが
できる。メモリー１６０のアクセス時間の割合はＣＰＵ
１１４の１サイクル期間の半分以下であることが望まし
い（例、０．２マイクロ秒）。従って、１つのマイクロ
命令がＣＰＵ１１４の１サイクル内でメモリー１６０か
ら読出され得る。マイクロ命令の第１のセグメントはＪ
ＶＩＲＡ１６２に転送され、ＣＰ　Ｕ　１１４に対して
命令ビットおよび制御信号を与える。マイクロ命令の第
２のセグメントは／／　ＩＲＢ１６４に転送されてマイ
クロ命令シーケンスの連続マイクロ命令を選択するため
の制御信号を与える。メモリー１６０の他の構成である
／ＶＩＲＡ１６２および／／１ＲＢ１６４が使用できる
ことは理解されよう。例えばメモリー１６０の頁はマイ
クロ命令の１／４幅であり、これに記憶されるマイクロ
命令のワード数の４倍を含み得る。この場合、１つのマ
イクロ命令はメモリー１６０の４つの場所に記憶される
４つのセグメントからなることになる。この場合４つの
マイクロ命令レジスタがあることになる。１つのマイク
ロ命令の４つのセグメントはＣＰＵ１１４の１サイクル
の間対応するマイクロ命令レジスタに転送され、メモリ
ー１６０のアクセス時間はＣＰＵ１１４の１サイクル期
間の１／４より短くなる。更に１つのマイクロ命令の個
々のセグメントはメモリー１６０の連続する場所に記憶
される必要はないが、例えばインターフリーブ状態で記
憶され得る。又、メモリー１６０は１つ又は多重ページ
を有するメモリーとして構成することができる。

作用において、特定のマイクロ命令シーケンスに対応す
るマイクロ命令はＭＥＭＯＵＴバス１３６に現われ、Ｉ
ＲＬ４０に転送される。一般に、ｌＲ１４０におけるマ
クロ命令は復号ＲＯＭ１４Ｂにより復号され、このＲＯ
Ｍは対応するシーケンスの第１のマイクロ命令のメモリ
ー１６０のアドレスを与える。

米国特許出願箱９５９，０３９号において教示されるよ
うに、５ＡＧＥ１４２は直接あるマクロ命令を復号して
第１のマイクロ命令のメモリー１６０のアドレスを直接
与えることができる。これにより５ＡＧＥ１４２は、ｌ
Ｒ１４０と復号ＲＯＭ１４Ｂを経て遅延時間を除去し、
あるシーケンスの実行を開始するのに必要な時間を短縮
する。復号ＲＯＭ１４６に対するｌＲ１４０の出力も又
ＭＥＭＯＵＴバス１３６から５ＡＧＥ１４２の入力側に
接続される。例えば、割込み操作の場合には、現時マク
ロ命令がｌＲ１４０に記憶される。割込みの終了と同時
に、記憶されたマクロ命令はｌＲ１４０からＭＥＭＯＵ
Ｔバス１３Ｂおよび５ＡＧＥ１４２の入力側に対して対
応するマイクロ命令シーケンスの再開のため転送するこ
とができる。このため、メモリー１２４から新しい読出
しサイクルを要することなくマイクロ命令シーケンスを
割込み後再開させることができる。

第１のメモリー１８０のマイクロ命令アドレスは／／Ｍ
ＥＭＩＮバス１５６に現われ、ＵＰＣレジスタ１５８に
転送される。次に、第１のアドレスはマイクロ命令メモ
リー１６０のアドレス入力側に与えられる。このアドレ
ス、およびそれ以降の全てのアドレスは、対応するマイ
クロ命令の第１と第２のセグメントを含む２つのメモリ
ー１６０の記憶場所を選択する。以下に更に説明する別
個のアドレス入力は、第１と第２の場所の間、即ち第１
と第２のセグメント間を選択するため別のアドレス・ビ
ットを与える。第１のセグメントが最初に選択され、／
／　ＭＥＭＯＵＴバス１４８を経て／／ＩＲＡ１６２に
転送される。第２のセグメントが次に選択されて７　Ｍ
ＥＭＯＵＴバス１４８を経てＩＩＲＢ１８４に送られる
。

従ってＣＰ　Ｕ　１１４の作用に関しては、マイクロ命
令メモリー１６０がＣＰＵ１１４の１サイクルにおいて
４８ビツトのマイクロ命令、従って４８ビツトの幅×５
１２ワードの長さを与えるべく生じる。

ＩＩＲＡＬ６２の第１マイクロ命令のあるビットは命令
ワードとしテ！ＮＳＴＭＵＸ１５０を経てＡＬＵ１１２
？：与えられる。第１のマイクロ命令セグメントの他の
ビットはＡ　Ｌ　Ｕ　１１２に対して無作為の制御信号
を与える。／ＶＭＥＭＯＵＴバス１４８に対するｌＲ１
４０出力は、あるマクロ命令ビットが第１（又は第２）
のマイクロ命令セグメントを変更するため使用されるこ
とを許容する。この場合、あるマイクロ命令ビットは「
ブランク」　（例えば、省略時の論理値１）となり、こ
れらのビット（例、論理値０）がｌＲ１４０から与えら
れる。旧ＲＢ１８４における第２のマイクロ命令セグメ
ントは一般にシーケンスの連続するマイクロ命令の選択
を制御するために使用される。このため、第２のマイク
ロ命令セグメントのあるビットはこのマイクロ命令によ
りテストされる条件を指定する。５ＥＱＣＮＴＬ１６Ｂ
に与えられたある他のビットはテスト結果に従って取る
べき動作を指定する。この場合４つの動作を取ることが
できる。その第１は、５ＡＧＥ１４２により与えられる
メモリー１６０のアドレスにより指定されるマイクロ命
令を得る。第２に、復号ＲＯＭ１４６によって与えられ
るメモリー１６０のアドレスにより指定されるマイクロ
命令を得る。第３に、ＵＩＮＳＴＪバッファ１５４によ
り与えられるメモリー１６０のアドレスのマイクロ命令
への飛越しを生じる。第４に、次の連続するメモリー１
６０のアドレスに続ける。第１と第２の動作は、例えば
マイクロ命令のシーケンス分岐即ち新しいマイクロ命令
シーケンスの開始において行われる。次のマイクロ命令
を迅速に開始することが望ましい場合に５ＡＧＥ１４２
が再び使用される。第３の動作は標準的な飛越し操作で
ある。この場合、飛越しされるメモリー１６０のアドレ
スは、／ＶＩＮｓＴＪバッファ１５４を経て／ＶＭＥＭ
ＩＮバス１５６に転送される後続のマイクロ命令の第２
のセグメントにより指定することができる。従って、２
つの連続するマイクロ命令が飛越しの実行のために必要
とされる。テストされる条件は、第１のマイクロ命令の
第２のシーケンスで指定される。飛越しにより指定され
るアドレスは第２のマイクロ命令の第２のセグメントに
おいて指定される。次に、飛越しは第３の連続するマイ
クロ命令の開始時に生じる。第４の動作は、連続するマ
イクロ命令が対応するメモリー１６０の連続する場所に
記憶される時に生じる。この場合。

／／ＰＣレジスタ１５８はカウントを操作し、そのある
アドレスが各マイクロ命令の実施の都度増分される。

要約すれば、／！／ＰＣレジスタ１５８は、マイクロ命
令の第１と第２のセグメントを含む連続するメモリー１
６０の対の場所を選択するのである。

連続するマイクロ命令の選択は５ＥＱＣＮＴＬ１８Ｂに
よって実施され、これがＩＩＲＢ１６４からの第２のマ
イクロ命令のあるセグメント・ビットを復号する。

５ＢＱＣＮＴＬ１８Ｂは、５ＡＧＥ１４２と、復号ＲＯ
Ｍ１４Ｂと、ｌｌＮ５ＴＪバツフア１５４と、ｚｐｃレ
ジスタ１５８に対して駆動出力を与える。

ブロック図レベルにてマイクロ命令ロジック１４４につ
いて述べたが、マイクロ命令ロジック１４４の望ましい
本実施において使用される回路について次に述べる。

Ｂ、マイクロ命令ロジック１４４の回路（第２図、第２
Ａ図、第２Ｂ図） マイクロ命令ロジック１４４の望ましい実施態様におい
て使用される回路の略図を第１図のブロワり図と関連さ
せて第２図乃至第２Ｂ図に示す。

第２図において、／／ＰＣレジスタ１５８およびマイク
ロ命令メモリー１６３を示す。／／ＰＣレジスタ１５８
は４ビツトφカウンタ２００と２０２からなり、マイク
ロ命令メモリー１６０は読出し専用メモリー（ＲＯＭ）
２０４と２１４からなる。

カウンタ２００と２０２のデータ入力はＬＩＮＥ／ＶＩ
Ｎバス１５Ｂから接続され、カウンタ２００と２０２の
データ出力はＲＯＭ２０４と２１４のアドレス入力側に
接続される。カウンタ２００と２０２の並列カウント可
能入力は以下に更に説明する５ＥＱＣＮＴＬ１８Ｂから
の駆動信号Ｃ０ＮＴ　Ｉ　ＮＬＩＥに接続される。７ｙ
ＭＥＭＩＮバス１５６に生じるアドレスは、Ｃ０ＮＴＩ
ＮＵＥが論理値０の時クロック信号ＢＣＬＫによりカウ
ンタ２００と２０２にロードされる。もしＣ０ＮＴＩＮ
ＵＥが論理値１であれば、カウンタ２００と２０２は直
列の２進カウンタとして作用し、それに記憶されたアド
レスはＢＣＬＫにより順次増分される。更に説明するよ
うに、ＢＬＣＫはＣＰＵ１１４のサイクル速度（例えば
、５ＭＨｚ）で生じる矩形波のクロック信号である。カ
ウンタ２００と２０２のリセット入力は信号ｆｆをリセ
ットするように接続され、これによりカウンタ２００と
２０２の内容を０にリセットさせる。

マイクロ命令メモリー１６０について述べれば、ＲＯＭ
２０４　、２０８　、２１２はメモリー１６０の頁１か
らなり、ＲＯＭ２０６　、２１０　、２１４は頁２を含
む。

ＲＯＭ２０４と２０６は、第１と第２のマイクロ命令セ
グメントのビットＯ乃至７およびビット２４乃至３１を
それぞれ含む。同様に、ＲＯＭ２０ｇと２１０はビット
８乃至１５およびビット３２乃至３９含み、ＲＯＭ２１
２および２１４はビット１６乃至２３およびビット４０
乃至４７を含む。ゲート２０４と２０６（ＩＭＥＭＯＵ
Ｔｏ　／　２４乃至７／　３１）のデータ出力はワイヤ
ＯＲされ、／ＶＭＥＭＯＵＴバス１４８に接続される。

同様に、ＲＯＭ２０８と２１０のデータ出力（／／ＭＥ
ＭＯＵＴ　８／３２乃至１５／３９）およびＲＯＭ２１
２と２１４　　（／ＶＭＥＭＯＵＴ１Ｂ／４０乃至２３
／４７）はそれぞれワイヤＯＲされて／／　ＭＥＭＯＵ
Ｔバス１４８に接続される。

メモリー１６０の頁１と頁２の間の選択は、以下に更に
説明する／／ＩＲＢ１６４からの信号ＰＡＧＥ　５ＥＬ
ＥＣＴによって達成される。ＰＡＧＥ　５ＥＬＥＣＴは
直接ＲＯＭ２０６　、２１０　、２１４の駆動入力側に
接続されている。

ＰＡＧＥ　５ＥＬＥＣＴはゲート２１６により反転され
、頁面５ＥＬＥＣＴはＲＯＭ２０４　、２０８　、２１
２の入力を駆動するため与えられる。

頁１　　（ＲＯＭ２０４　、２０８　、２１２）即ちメ
モリー１６０について考えると、各ＲＯＭは５１２ワ一
ド×８ビツト幅のメモリーからなる。ＲＯＭ２０４゜２
０８および２１２はこれにより２３ビット幅×５１２ワ
ード長さのメモリーからなる。頁２は頁１と同様である
。各マイクロ命令は２つの２４ビツトのセグメントに分
割され、これは頁１の連続する場所即ち偶数アドレスと
奇数アドレスに記憶される。

例えば、マイクロ命令２４の第１セグメントは場所２４
に記憶され、第２のセグメントは場所２５に記憶される
。１つの頁の１つのアドレスの選択は９つのアドレス・
ビット（２９＝５１２）を必要とする。

ＩＰＣレジスタ１５８のアドレス出力はメモリー１６０
のアドレスの８つの最上位ビットを含む。／／ＰＣレジ
スタ１５８のアドレス出力は、従ってどの信号の連続す
る対のアドレス場所でも選択することができ、即ち１対
のメモリー１６０の場所は１つのマイクロ命令を有する
。メモリー１６０の最下位のアドレスφビットはクロッ
ク信号ＡＣＬＫにより与えられる。ＡＣＬＫは、メモリ
ー１６０の連続する場所、即ち１つのマイクロ命令の第
１と第２のセグメントの間で選択する。以下に更に説明
するように、ＡＣＬＫはＢＣＬＫと同じ周波数の矩形波
クロック信号であるが、ＢＣＬＫを反転させたものであ
るＢＣＬＫ期間の最初の半部ではＡＣＬＫは論理値０で
あり、ＢＣＬＫ期間の２番目の半部においてはＡＣＬＫ
は論理値１である。

従って、Ｉ　ＢＣＬＫ期間中は、ＡＣＬＫは最初第１の
マイクロ命令セグメント（ビット０乃至２３）を含むメ
モリー１８０の偶数アドレス場所を選択する。次に、Ａ
ＣＬＫは第２のマイクロ命令セグメント（ビット２４乃
至４７）を含む奇数アドレス・メモリー１６０を選択す
る。このように選択された第１と第２のマイ・クロ命令
セグメントはこれによりＩ　ＢＣＬＫサイクルの間メモ
リー１６０から／／ＭＥＭＯＵＴバス１４８へ順次転送
される。

第２Ａ図においては、ＩＩＲＡ１６２と、ＩＩＲＶ１６
４と、５ＥＱＣＮＴＬ１６Ｂと、／ＶＩＮＳＴＪバッフ
ァ１５４と、復号ＲＯＭ１４６と、５ＡＧＥ１４２が示
される。７１ＲＡ１６２は６ビツトのレジスタ２１８乃
至２２４からなり、そのデータ入力はＩＭＥＭＯＵＴバ
ス１４８　　（ＩＭＥＭＯＵＴＯ／２４乃至２３／　４
７に接続されている。レジスタ２１８乃至２２４のクロ
ック入力はＡＣＬＫと接続されている。／／ＩＲＢ１６
４は６ビツト舎レジスタ２２７乃至２３０からなり、そ
のデータ入力も又ＩＭＥＭＯＵＴバス１４８　　（＊Ｍ
ＥＭＯｔＪＴ　Ｏ／２４乃至１３／３７．２２／４６゜
２８／４７）に接続される。レジスタ２２６乃至２３０
のクロック入力はＢＣＬＫに接続される。、４／　ＭＥ
ＭＯＬＩＴバス１４８上に現われる第１のマイクロ命令
セグメント（／ｌＩＭＥＭＯＵＴ　Ｏ乃至２３）は、こ
れによりＡＣＬＫによって！ＩＲＡ１Ｂ２にロードされ
る。第１のマイクロ命令セグメント（Ｊ’ｌＲＡ　１乃
至８）のビット１乃至８は、レジスタ２２２および２２
４からＩＮＳＴＭＵＸ　１５０およびＡ　Ｌ　Ｕ　１１
２に命令ビットとして与えられ′る。レジスタ２２４か
らのビットＯ（！■ＲＡ　Ｏ）は、／ＶＩＲＡ１乃至８
を表示する駆動信号がＩＮＳＴＭＵＸ１５０一　　３６
　− を経てＡＬＬＩＩＮバス１５２に転送されるべき時ＩＮ
ＳＴＲＭＵＸ１５０に与えられる。第１のマイクロ命令
セグメント（７ｙＩＲＡ　９乃至２３）のビット９乃至
２３は無作為制御信号としてＡＬＵ１１２に与えられる
。

レジスタ２１８乃至２２４のリセット入力はリセット信
号Ｒ側に接続され、これが／ＶＩＲＡ１Ｂ２の内容を０
にリセットさせる。

第２のマイクロ命令セグメント（ＩＭＥＭＯＵＴ２４乃
至４７）は第１のマイクロ命令セグメントの後ｊＩＩＭ
ＥＭＯＵＴバス１４８上に現われ、ＢＣＬＫによって１
ＲＢ１６４に送られる。レジスタ２２６乃至２３０のリ
セット入力はＲＹＳＣＮに接続され、これにより／／Ｉ
ＲＢ１８４の内容が０にリセットされる。

第２のマイクロ命令のセグメントのビット７ｙｌＲＢ２
４乃至２８および３８乃至２７は無作為制御信号として
使用される。過去において、これらのビットは、マイク
ロ命令の順次選択を制御するため前記のテスト条件を規
定する。ビット、ｆｌＲＢ　２９乃至３２が５ＥＱＣＮ
ＴＬｌＢＢのゲート２３２および２３４に与えられる。

これらのビットは、テスト結果に従って、前述の４つの
可能な動作のどれを取るべきかを選択する。ゲート２３
２と２３４に対する入力ＴＥＳＴおよびＴＥＳＴはテス
ト結果を表す駆動信号である。ゲート２３２および２３
４の出力はデコーダ２３Ｂの入力に与えられる。デコー
ダ２３６はゲート２３２と２３４の出力を復号して４つ
の可能な信号出力を生じる。前述の如＜　、Ｃ０ＮＴＩ
ＮＵＥは／／ＰＣレジスタ１５８のカウンタ２００と２
０２に与えられる。Ｃ０ＮＴ　Ｉ　ＮＵＥは、カウンタ
２００と２０２が／／ＭＥＭＩＮバス１５６からのアド
レスで並列ロードされるか、これに記憶されたアドレス
が増分されるかを決定する。ＥＮＢＪＭＰが７ｙＩＮＳ
ＴＪバツフア１５４に与えられる。ＥＮＢＪＭＰはバッ
ファ２３８と２４０が７　ＭＥＭ　Ｉ　Ｎバス１５６に
対して次のマイクロ命令の第２のマイクロ命令セグメン
トのビット７ｙＭＥＭＯＵＴ８８乃至４５を転送するこ
とを可能にする。次のマイクロ命令の第２のセグメント
・ビット３８乃至４５は、飛越すべきマイクロ命令を含
むメモリー１６０のアドレスを表示する。信号ＥＮＢＪ
ＭＰおよびＥＮＢＤＥＣＯＤＥはそれぞれ５ＡＧＥ１４
２と復号ＲＯＭ１４Ｂを可能状態にする。

−ス　〇　　　− 前述の如く、第２のマイクロ命令セグメント・ビットｌ
ｌＲ８４Ｂは、選択信号ＰＭ：Ｅ　５ＥＬＥＣＴとして
マイクロ命令メモリー１６０に与えられる。従って、各
マイクロ命令は、次の連続するマイクロ命令がメモリー
１６０のページ１又はページ２の何れにおかれるかを識
別する情報を含んでいる。

第２Ｂ図において、ＡＣＬＫおよびＢＣＬＫを生成する
ための回路を示す。フロップ２４２と２４６は４０ＭＨ
ｚクロック信号である４０ＣＬＫによりクロックされる
８で除算するカウンタを含む。フロップ２４６ＱとＱの
出力はゲート２４８と２５０により反転されて、対称型
の反転された矩形波ＢＣＬＫおよびＡＣＬＫ信号を与え
る。前述の如く、ＢＣＬＫ期間はＣＰＵ１１４サイクル
期間（５ＭＨｚ）である。ＡＣＬＫはＢＣＬＫ期間の最
初の半部においては論理値０．　ＢＣＬＫ期間の２番目
の半部においては論理値１である。フロップ２４２乃至
２４６に対するＰ（プリセット）セット入力は、フロッ
プ２４２乃至２４６の最初の開始条件をセットさせる。

マイクロ命令ロジック１４４の構成および作用について
述べたが、次にメモリー１２４のリフレッシュ回路につ
いて説明する。

３、メモリー１２４のリフレッシュ回路（第１図、第２
図、第３図、第３Ａ図および第３Ｂ図）Ａ、メモリー１
２４の作用（第１図） メモリー１２４の作用についてはブロック図レベルで最
初に説明する。次にこの作用を、メモリー１２４　、Ａ
ＲＥＧＬ２２　、ＭＥＭＭＵＸ１３４およびＣＰＵ１１
４のメモリー制御回路の望ましい実施態様を示す図の助
けを借りて説明する。

第１図においては、メモリー１２４は３２にワード（Ｋ
＝１０２４）　ＸｌＢビットのメモリーを構成する。

メモリー１２４は、各々が１２８行ワード×１２８列ワ
ードを含む２つの頁として構成される。メモリー１２４
の読出し、書込み、又はリフレッシュ・サイクル期間は
４００ナノ秒である。メモリー１２４の他のアーキテク
チャ、パラメータおよび期間も使用できるものとする。

例えば、メモリー１２４は２４又は３２ビット幅でよく
、或いは別の内部構成（２５６列×１２８ワード）でも
よい。同様に、メモリー１２４のアドレス様式は本文に
示したもの以外でもよい。

前述の如＜、ＡＬＵ１１２は正規の操作中リフレッシュ
争アドレスをメモリー１２４に与える。各リフレッシュ
・サイクルは、メモリー１２４の両ページの行全体をリ
フレッシュする。リフレッシュ・アドレスはＡＬＵ１１
２レジスタに記憶され、予め定めたリフレッシュ間隔（
例えば、１２．８マイクロ秒）で増分されてメモリー１
２４に与えられる。

コンピュータ１１０の主電源の故障の際は、コンピュー
タ１１０のバッテリ補助電源が以下に述べる如くメモリ
ー１２４とＣＰＵ１１４のメモリー制御回路に給電する
。これにより、バッテリ補助電源はメモリー１２４に記
憶されたユーザのプログラムおよびデータの脱落を阻止
する。主電源の異常が生じると、ＡＬＵレジスタ１１２
のレジスタからリフレッシュ争アドレスがアドレス−レ
ジスタ１２２に送られて、ここで記憶される。ＣＰＵ１
１のメモリー制御回路はメモリー１２４のリフレッシュ
操作の制御を続行する。アドレス・レジスタ１２２にお
−Ａり　− けるリフレッシュ・アドレスは各リフレッシュ間隔で増
分されてメモリー１２４に与えられてメモリー１２４の
連続する列をリフレッシュする。

Ｂ、メモリー１２４の回路（第３図、第３Ａ図および第
３Ｂ図） メモリー１２４　、ＡＲＥＧ１２２およびＭＥＭＭＵＸ
１３４　、メモリー制御回路の望ましい実施態様におい
て使用される回路がそれぞれ第３Ａ図、第３図および第
３Ｂ図に示され、この順序で説明する。

第３Ａ図において、メモリー１２４は動的ＲＯ８ＲＡＭ
の同様な２バンク３００および３０２からなる。各バン
クはメモリー１２４の記憶容量の半分を有する。

バンク３００においては、バンク３００は１６個の同じ
ＲＡ　Ｍ２Ｏ３からなる。各ＲＡＭｌ０Ｉはバンク３０
０に記憶された各ワードの１ビツトを含み、内部的に１
列の１２８行×１２８列として構成されている。

係属中の米国特許９５９．０３８号に示す通り、メモリ
ーの読出しと書込みサイクルは、バンク３００のＲＡＭ
に対して順次行と列のアドレスを与えることにより実施
される。１読出しサイクルにおいては、７ビツトの行ア
ドレスが最初にバンク３００のＲＡＭ３０１のアドレス
入力（ＡＯ〜Ａ６）に与えられ、次いで行アドレス−ス
トローブ（ＲＡＳ）信号が続く。７ビツトの列アドレス
は次にバンク３００のＲＡＭ３０１のアドレス入力側に
与えられ、次いで列アドレス・ストローブ（ｃＡＳ）信
号が続く。アドレス指定されたワードを表す１６ビツト
情報はこの時バンク３００のＲＡ　Ｍ　３０１の出力側
に現われる（ＤＯＯ乃至Ｄ　ＯＬ５）。アドレス指定さ
れたワードは、バッファ３０４の駆動入力ＥＮＤＨによ
りバッファ３０４を介してＭＥＭＯＵＴバス１３６に送
られる。書込みサイクルにおいては、メモリー１２４に
書込まれるワードが、データ・レジスタ１２０からバン
ク３００のＲＡ　Ｍ２Ｏ３のデータ入力に与えられる（
　ＤＡＴＡ　Ｉ　Ｎ　Ｏ乃至ＤＡＴＡＩＮ１５）。入力
ＤＡＴＡＩＮＯ乃至ＤＡＴＡＩＮ１５の後には、バンク
３００のＲＡＭ３０１の書込み可能入力側に対する書込
み可能信号（ＷＥ）が続く。

バンク３０２に対する読出しおよび書込みサイクルは、
バンク３００に対する場合と同様に実行され−４士　り
　　　− る。バンク３００と３０２間の選択は、バンク３００又
はバンク３０２の何れかに対してＲＡＳを与えることに
より行われる。ＲＡＳは、ＡＲＥＧ１２２からのメモリ
ー１２４のアドレスの１ビツトで選択的にゲートされる
。従って、バンク３ｏＯと３０２は共に同じ行および列
アドレス入力およびＣＡＳ入力を受取る。しかし、バン
ク３００又は３０２の一方のみがＲＡＳ入力を受取るの
である。

リフレッシュＯサイクルは、行アドレスおよびＲＡＳの
みがバンク３００のＲＡＭ８０１に与えられる点を除い
て読出しサイクルと同じである。従って、リフレッシュ
は部分読出し操作の実行によって実施される。バンク３
００と３０２は共に、この両バンクが同時にリフレッシ
ュされるように１つのリフレッシュ・サイクルを実行す
る時ＲＡＳ入力を受取る。

第３図におイテはＡＲＥＧ１２２およびＭＥＭＭＵＸ１
３４が示される。ＡＲＥＧ１２２はカウンタ８０Ｂ　、
　３０８と、レジスタ３１０と、フロップ８１２からな
る。カウンタ３０６と３０８のデータ入力と、レジスタ
８１０と、−７ｉ”ｉ　　　− フロップ３１２はＡＬＵＯＵＴバス１１６に接続される
。

ＡＬＵＯＵＴバス１１６からＡＬＵＯＵＴ１５に対する
アドレス・ビットＡＬＵＯＵＴ　９は行アドレス拳ビッ
トからなる。

ビットのＡＬＵＯＵＴ　２乃至ＡＬＵＯＵＴ８は列アド
レス・ビットからなる。アドレス・ビットＡＬＵＯＵＴ
　１は、バンク３００又は３０２を選択するためのバン
ク選択ビットである。

カウンタ３０６および３０８は各々１つのフロップ（Ａ
）および３ビツト・カウンタとして構成される３つのフ
ロップのグループ（Ｂ、　ＣおよびＤ）からなる。フロ
ップＡはデータ入力Ａと接続され、出力Ｑ１を生じ、ク
ロック人力ＣＬＫＩによりクロックされる。フロップＢ
、　ＣおよびＤはそれぞれデータ人力Ｂ、Ｃ，Ｄと接続
され、出力Ｑ２゜Ｑ３．Ｑ４を生じ、入力ＣＬＫ２によ
りクロックされる。カウンタ８０６のフロップＡ乃至り
と、カウンタ３０８のフロップＢ乃至りは、信号ＰＰ５
ＴＡＲＴ（電源異常開始）によりクロックされる７ビツ
ト・カウンタとして接続される。これらのフロップは行
アドレス・ビットＡＬＵＯＵＴ　９乃至１５を受取られ
、行アドレス出力ＡＤＲ９乃至１５を与える。カウンタ
３０８のフロップＡおよび６ビツト・レジスタ３１０は
、列アドレス・ビットＡＬｔＪＯＵＴ　２’乃至８を受
取り列アドレス出力ＡＤＨ２乃至８を与えるための７ビ
ツト・レジスタを有する。フロップ３１２は、アドレス
・ビットＡＬＵＯＵＴ　１を受取り、バンク３００又は
３０２に対するＲＡＳを選択的に可能状態にするための
出力ＡＤＲＩおよびＡＤＲｌを生じる。カウンタ３０６
と３０８およびレジスタ３１０のリセット入力はそれぞ
れリセット信号ＴＥＳＴＲＥＳＥＴおよびＹを与えられ
る。これらのリセット入力は、行および列アドレス・ビ
ットを０にリセットさせる。

通常の操作においては、Ａ　Ｌ　Ｕ　１１２からの読出
し、書込み、又はリフレッシュ番アドレスはロード駆動
信号ＥＮＢＭＡＤ　（メモリー・アドレス可能）により
ＡＲＥＧ１２２に転送される。カウンタ３０６および３
０８からの行アドレス・ビットＡＤＲ９乃至１５は、Ｍ
ＥＭＭＵｎ３４における行アドレス・ゲート３１４の入
力側に与えられる。同様に列アドレス・ビットＡＤＲ２
乃至８は列アドレス・ゲート３１６の入力側に与えられ
る。バンク選択ビットＡＤＲＩおよびＡＤＲＩはゲート
３１８および３２０の入力端にそれぞれ与えられる。ゲ
ート３１４は行駆動入力信号ＲＯＷは最初に、行アドレ
スφビットＡＤＲ９乃至１５をゲート３１４　　（ＲＯ
〜Ｒ６）およびＯＲゲート３２２　（ＡＯ〜Ａ６）を経
てバンク３００および３０２のＲＡＭアドレス入力に転
送するよう動作状態になる。バンク３００又はバンク３
０２は、ゲート３１８および３２０の駆動入力信号ＡＤ
ＲＩおよびＡＤＲＩにより決定される如きＲＡＳ入力を
受取る。ＲＯＷはＲＡＳが生じた後終了し、ゲート３１
Ｂの列駆動入力信号ＣＯＬは活動状態になる。

列アドレス・ビットＡＤＲ２乃至８はゲート３１６（ｃ
Ｏ〜Ｃ６）および３３２　　（ＡＯ〜Ａ６）を経てバン
ク３００および３０２のＲＡＭアドレス入力に転送され
る。次にゲート３２４および３２６に対するＣＡＳが生
じ、バンク３００および３０２はＣＡＳ入力を受取る。

ゲート３２４および３２６は別のＣＡＳ入力をそれぞれ
バンク３００および３０２に与えてこ−Ａ只　− れらのゲートに対するローディングを減少させる。

ＣＡＳの発生後ＣＯＬが終了され、メモリー１２４のサ
イクルが完了する。ＣＡＳと同じように、書込みサイク
ルの間ＷＥがゲート３２８および３３０を経てバンク３
００および３０２に与えられる。

前記の如く、正規の操作の間リフレッシュ・サイクルは
部分的な読出しサイクルを含む。ＡＬＵ１１２のレジス
タに記憶されたリフレッシュ・アドレスはＡＬＬＩＯＵ
Ｔバス１１６に転送される。しかし、リフレッシュ番ア
ドレスは行アドレス情報の７ビツト、即ちＡＬＵＯＵＴ
９乃至のみからなる。ＡＬＵＯＵＴ　９乃至１５はカウ
ンタ３０６および３０８に送られてＡＤＲ９乃至１５と
して生じる。同時にゲート３３２は入力信号ＲＥＦＲＥ
ＳＨを受取って信号ＩＣＡＳ　Ｃ行アドレス・ストロー
ブ禁止）を与える。ＩＣＡＳはゲート３２４゜３２６　
、３２８　、３１０を禁止し、これによりメモリー１２
４のバンク３００および３０２に対するＣＡＳおよびＷ
Ｅを禁止する。ＩＣＡＳはフロップ３１２のセットおよ
びリセット入力に与えられ、これによりＡＤＲｌおよび
ＡＤＲｌを論理値１に強制する。

次に、ゲート３１４に対する行入力がアドレス・ピッ　
トＡＤＲ９乃至１５をゲート３１４　　（ＲＯ〜Ｒ６）
および３２２　　（ＡＯ〜Ａ６）を経てバンク８００お
よび３０２のアドレス入力側に転送する。ゲート３１８
および３２０に対するＲＡＳ入力は、ＡＤＲＩおよびＡ
ＤＲｌにより駆動されると、ＰＡＳをバンク３００およ
び３０２の両方に与える。ＲＯＷはＲＡＳの発生と同時
に終了される。次にＣＯＬが発生させられるが、前述の
如＜、ＩＣＡＳはバンク３００と８０２のＣＡＳ入力を
禁止する。リフレッシュ・サイクルがこの時完了し、バ
ンク３００および３０２の１行が部分読出しサイクルの
実行によりリフレッシュされる。

バッテリ補助作用中のメモリー１２４のリフレッシュ・
サイクルは、リフレッシュ・アドレスがＡ　Ｌ　Ｕ１１
２から与えられないことを除いて、前述の作用と同様で
ある。以下に説明するメモリー制御回路は、コンピュー
タ１１０の主電源からの電源異常を感知する。リフレッ
シュ・アドレスはＥＮＢＭＡＤによりＡ　Ｌ　Ｕ　１１
２レジスタからカウンター　５〇　− ３０６および３０８に転送される。ゲート３３２に対す
る入力信号ｐｗＲｏｐｐ　（電源０ＦＦ）は、ＣＡＳお
よびＷＥを禁止し、ＡＤＲｌおよびＡＤＲＩを論理値１
を強制するためτ屈をコンピュータ１１０の主電源異常
の持続期間中に生成する。その後、メモリー制御回路は
、各リフレッシュ・サイクル（例、１２．８マイクロ秒
毎に４００ナノ秒）の間、信号ＰＰ５ＴＡＲＴをカウン
タ３０８および３０８に与える。

このモードにおいては、カウンタ３０６および３０８は
レジスタではなくカウンタとして作用し、リフレッシュ
・アドレスはこれにより各リフレッシュ会サイクルの終
りにＰＰ５ＴＡＲＴにより増分される。ＰＰ５ＴＡＲＴ
の間、ＲＯＷおよびＲＡＳは、リフレッシュ・アドレス
・ビットＡＤＲ９乃至１５と同様に、前述の如くバンク
３００および３０２に与えられる。ＣＡＳおよびＷＥは
再び禁止される。これにより、メモリー１２４の連続す
る行は、各々の連続するリフレッシュ間隔でＰＦＳＴＡ
ＲＴの間リフレッシュされる。

リフレッシュ・サイクルの実行中を除いて、ゲート３１
６に対するＣＯＬ入力は論理値１に、又ゲート３１４に
対する入力ＲＯＷは論理値０に駆動されるのが望ましい
。又、列アドレス情報を含むレジスタ３１０は、コンピ
ュータ１１０の主電源からの電力を供給されることが望
ましい。こうしてレジスタ３１０はバッテリ補助操作の
間ＯＦＦにされる。この時、レジスタ３３４は、バッテ
リ補助操作の間ゲート３１Ｂに対して論理値１の列アド
レスφビットＡＤＨ２乃至７を与える。従ってリフレッ
シュ会サイクルの間を除いて、ゲート３１４出力が論理
値１、ゲート３１６出力は論理値ｏ１ゲート３２２の出
力は論理値１である。このため、リフレッシュ・サイク
ルが実行されない時バッテリ補助操作中、メモリー１２
４と、／ＶＥＭＭＵＸ１３４と、ＡＲＥＧ１２２の電力
消費量が減少する。

バッテリ補助操作の完了時に、コンピュータ１１０は正
規の操作を再開する。次に、コンピュータ１１０は、メ
モリー１２４の全行が連続的にリフレッシュされるバー
スト・リフレッシュ・サブルーチンを実行することが望
ましい。コンピユー−フ　↓　　　− タ１１０はこの時前述の如くメモリー１２４の正規の操
作のリフレッシュを再開する。

第３Ｂ図においてはメモリー制御回路が示される。フロ
ップ３３６乃至３４４は、メモリー制御信号ＲＯＷ、Ｒ
ＡＳ、ＣＯＬ、およびＣＡＳを与える５ビツトのシフト
拳レジスタを含む。

ゲート３４６　、３４８および３５０は、メモリーの読
出し、書込み、又はリフレッシュ・サイクルが実行され
る時、フロップ３３６のＪ入力側に論理値１を与える。

特に、ゲート３４６は、５ＡＧＥ　１４２からの入力ｌ
Ｎ５ＴｓＡＧＥＡＬｃ　　（ＳＡＧＥ、演算論理クラス
命令）がＭＥＭＯＵＴバス１３Ｂ上の命令がメモリーの
読出し又は書込み操作を呼出すことを表示する時論理値
１を与える。ゲート３４８は、ＩＩＲＢ　１８４から入
力信号／ＶＩＲＢ　２７がメモリーの読出し又は書込み
サイクルを要求するマイクロ命令を表示する時論理値１
を与える。ゲート３５０に対する入力信号ＴＳＴＡＲＴ
（テスト開始）が、コンピュータ１１０のテスト・シー
ケンスの間メモリー１２４の読出しおよび書込みサイク
ルを開始する。正規の操作中、メモ＝　５３− リー・リフレッシュ・サイクルは割込み操作として開始
される。カウンタ（明瞭化のため図示せず）は、１２．
８マイクロ秒毎にリフレッシュ割込み信号を与える。対
応するマイクロ命令シーケンスは対応する。４／ＩＲＢ
　２７人力を与えて前述の如くメモリー１２４のリフレ
ッシュ・サイクルを開始する。

メモリー・サイクルの開始時に、ＲＯＷ信号は論理値１
となり、ＣＯＬ、ＲＡＳ、ＣＡＳは論理値Ｏとなる。フ
ロップ３３６のＪ入力は、フロップ３３６のＱおよびＱ
出力が各メモリー・サイクルの開始時に２００ナノ秒の
ＭＥＭＳＴＡＲＴおよびＭＥＭＳＴＡＲＴ（メモリー開
始）を与えるようにクロック人力５ＣＬＫ（５ＭＨｚク
ロック）によりサンプルされる。シフト・レジスタ・フ
ロップ３３８乃至３４４は４０ＣＬ　Ｋ　（４０ＭＩｌ
ｚクロック）によりクロックされ、フロップ３３６のＭ
ＥＭＳＴＡＲＴ出力をサンプルする。これにより、ＭＥ
ＭＳＴＡＲＴの発生が論理値１をフロップ３３８からフ
ロップ３４４に前進させる。ＲＡＳはこれにより、最初
の４０ＣＬＫパルスで論理値１となり、ＭＥＭＳＴＡＲ
Ｔが論理値０に戻る迄この状態を維持する。２つの４０
ＣＬＫクロツク・パルス後、ＣＯＬは論理値１となり、
ＲＯＷは論理値０となる。ＣＡＳは、ＣＯＬが論理値１
となった後４０ＣＬＫの１つの４０ＣＬＫ期間論理値１
となる。

次にＭＥＭＳＴＡＲＴが次の５０ＬＫパルスと同時に終
了する。ＭＥＭＳＴＡＲＴの終りはゲート３５２によっ
て検出される。ゲート３５２のＩＯＣＬ　Ｋ　（１０Ｍ
Ｈｚクロック）入力がゲート３５２のＭＥＭＳＴＡＲＴ
入力をサンプルする。

ゲート３５２はフロップ８３８　、３４０および３４２
に対してに入力を与えて、ＭＥＭＳＴＡＲＴの終りにフ
ロップ３３８　、３４０　、３４２はリセットされる（
即ち、Ｑ出力は論理値０）ことを保証する。同様に、１
０ｃＬＫはゲート３５４のＥＮＤＭＥＮ　（メモリーφ
サイクル終了）をサンプルし、これがフロップ３４４の
に入力を与える。ＥＮＤＭＥＮはメモリー・サイクルの
終りを表示し、フロップ８４４のＱ出力がメモリー・サ
イクルの終りに論理値０にリセットされることを保証す
る。フロップ３３６乃至８４０　、３４４　。

３５６および３６０（以下に述べる）の入力をセグメン
トおよびリセットする信号Ｐ（プリセット）−罠　く　
　　− およびＴＥＳＴＲＥＳＥＴは、メモリー１２４の制御回
路をセットおよびリセットさせる（例、コンピュータ１
１０の開始と同時に）。

フロップ３５６およびゲート３５８は、コンピュータ１
１０の主記憶装置からのコンピュータ１１０の差迫った
電源異常を表示する回路を有する。コンピュータ１１０
の主電源からのフロップ３５６のデータ入力信号ＰＷＲ
ＯＫ　　（電源ＯＫ）は、このような異常の継続発生を
表示する。ＰＷＲＯＫはフロップ３５６のクロック入力
信号ＲＥＦＲＥＳＨによりサンプルされる。ＲＥＦＲＥ
ＳＨは各々の正規操作のリフレッシュ・サイクルの開始
時に生じ、前述のリフレッシュ・マイクロ命令シーケン
スから与えられる。これにより、フロップ３５６は、各
々の正規操作のリフレッシュ・サイクルの間コンピュー
タ１１０の主電源装置の条件をサンプルする。もし主電
源異常が切迫していることをＰＷＲＯＫが表示すれば、
フロップ３５６Ｑ出力はＰＷＲＯＦＦ　（電源０ＦＦ）
を与えて電源異常の継続を表示する。ＰＷＲＯＦＦはゲ
ート３５８により反転されテＰＶＲＯＰＦを得る。ＰＷ
ＲＯＰＦおよびＰＷＲＯＰＦはそれぞれゲート３４６お
よび３４８に与えられてｌＮ５ＴＳＡＧＥＡＬＣおよび
／／ＩＲＢ２７を禁止する。これによりＰＷＲＯＰＦは
、バッテリ補助運動の間メモリー・サイクルのトリガー
誤動作を防止する。

バッテリ補助運動の間メモリー制御信号ＲＯＷ。

ＲＡＳ、ＣＯＬおよびＣＡＳの生成がフロップ３６０に
より制御される。フロップ３６０は出力信号ＰＦＳＴＡ
ＲＴおよびＰＰ５ＴＡＲＴを与える。正規運転の際、Ｏ
Ｒゲート３６２を経てフロップ３８０のリセット入力に
対するＰＷＲＯＦＰがＰＦＳＴＡＲＴを論理値１に、又
ＰＦＳＴＡＲＴを論理値０に強制する。バッテリ補助運
転の間、フロップ３６０のデータ人力ＭＥＭＨＩＧＨ（
メモリーがハイ、論理値１）がフロップ３６０のクロッ
ク入力信号ＲＥＰＲＱ（リフレッシュ要求）によってサ
ンプルされる。ＲＥＦＲＥＱは、クロック回路（明瞭に
するため図示せず）から与えられ、メモリー１２４のリ
フレッシュ間隔（１２，８マイクロ秒）で生じる。各Ｒ
ＰＰＲＱはＰＦＳＴＡＲＴを論理値１にさせ、ＰＰ５Ｔ
ＡＲＴを論理値０にさせる。前記の如く、ＰＦＳＴＡＲ
Ｔはアドレス−レジスタ１２２のカウンタ３０６のクロ
ック入力側に与えられる。［はゲート３５０の入力側に
与えられて、リフレッシュ・サイクルの間メモリー制御
信号ＲＯＷおよびＲＡＳの生成を開始する。ＭＥＭＳＴ
ＡＲＴおよびＲＯＷはゲート３６４の入力側に接続され
、このゲートがゲート３６２を介してフロップ８６０の
リセット入力信号を与える。ゲート３６４のリセット信
号は、ＲＯＷがリフレッシュ・サイクルの間論理値０に
なる時ＰＦＳＴＡＲＴを終了し、フロップ３６０はこれ
により次のリフレッシュ・サイクルに備えてリセットさ
れる。ＰＦＳＴＡＲＴも又ゲート３６６の入力側に与え
られ、このゲートの出力はフロップ３４２のセット入力
側に接続される。正規の運転中、ゲート３６Ｂに対する
ＰＷＲＯＰＦはゲート３６６の出力を論理値１に強制す
る。フロップ３４２は、従って、前述の如（正規操作の
間メモリー制御信号を生成するように作用する。バッテ
リ補助運転中は、ＰＦＳＴＡＲＴはゲート３６６の出力
をリフレッシュφサイクルの間を除いて論理値０に強制
する。これにより、フロップ３４２はセット条件に強制
され、ＣＯＬは論理値１に、ＲＯＷは論理値０に強制す
る。前述の如く、この状態が、リフレッシュ・サイクル
が実行中でなければＭＥＭＭＵＸ　１３４およびメモリ
ー１２４を小電力状態に強制する。フロップ３４２のセ
ット入力は、バッテリ補助リフレッシュ・サイクルの開
始時にＰＰ５ＴＡＲＴによって解放される。

この時フロップ３４２はゲート３５２からのに入力によ
りリセットされ、その結果リフレッシュφサイクルの開
始時に必要とされる如く、ＣＯＬは論理値Ｑ、ＲＯＷは
論理値１となる。

メモリー１２４およびメモリー１２４の制御回路の構成
および作用の説明はこれで終り、次にコンピュータ１１
０の先取り回路について説明する。

４、コンピュータ１１０の先取り回路（第１図、第４図
、および第４Ａ図） 第１図においては前述の如く、ユーザのプログラムから
なる一連のマイクロ命令は一般にメモリー１２４に記憶
される。更に説明するように、ＣＰＵ１１４は、その時
自ら実行中命令のメモリー１２４のアドレスを記憶する
ことによりプログラム実行を追跡する。このアドレスは
、現時プログラム・カウント（ｃＰ　Ｃ）と呼ばれる。

ＣＰＣは、連続するマクロ命令がメモリー１２４から呼
出されて実行される時増分される。ＣＰＵは、現時命令
実行中に、例えばＣＰＵに関するメモリー１２４のアド
レスを生成するために使用できる。コンピュータ１１０
の先取り回路は、その時の命令が実行中に、ＣＰＵ１１
４により実行される次の命令がメモリー１２４から取出
されることを許容する。これを行うためには、ＡＬＵ１
１２が、ＣＰＵ１１４により実行される次の命令のメモ
リー１２４のアドレスを表わす次のプログラム・カウン
ト（ＮＰＣ）を生じてこれを与える。

第４図によれば、ＡＬＵ１１２のビットのスライス４０
０の部分ブロック図が示される。このようなビット・ス
ライス４００は各々、情報の４つの２進ビツトについて
演算論理操作を行うことができる。

ＡＬＵ１１２は並列に接続された４つのこのようなビッ
ト・スライス４００を含む。各ビットスライス４００は
、１６の個々にアドレス指定可能なレジスター　６〇　
− からなるランダム・アクセス・メモリー（ＲＡＭ）４０
２を含む。アドレス人力ＡＯ乃至Ａ３およびＢＯ乃至Ｂ
３は、１６のレジスタの内の２つがそれぞれＡおよびＢ
レジスタとして選択されることを可能にする。このよう
に選択されるＡとＢのレジスタの内容はそれぞれデータ
出力ＡとＢに現われる。次にソース・セレクタ４０４は
、演算論理装置４０６のデータ人力ＲとＳに接続される
Ｒ　Ａ　Ｍ２Ｏ３のデータ出力ＡとＢ１又は他の３つの
データーソースの何れかを選択する。他のデータ・ソー
スは、外部データ入力ＤＯ乃至Ｄ３、論理値０の４０７
およびレジスタ４０８の出力を含む。ＡＬＵ４０６は、
データ人力ＲおよびＳについて８つの可能な演算論理操
作のどれかを行って出力下を与えることができる。この
時出力セレクタ４１０は、ビット・スライス４００の出
力ＹＯ乃至Ｙ３として現れれるＡ　Ｌ　Ｕ　４０Ｂの出
力下又はＲＡＭ列４０２のデータ出力Ａを選択すること
ができる。ＡＬＵ４０６の出力下は、ＲＡＭシフトレジ
スタ４１２を経てＲＡＭ４０２レジスタに転送され、或
いはレジスタ４０８に転送され得る。レジスタ４０８の
出力はシフトレジスタ４１６によりビットのシフトが行
われ、レジスタ４０８の入力側に再び送られ得る。これ
によりＡ　Ｌ　Ｕ　１１２の４つのビットやスライス４
００はＡ　Ｌ　Ｕ　１１２が情報の１６の２進ビツトに
ついて８つの演算論理操作の内のどれかを行うことを可
能にする。特に、これによりＡ　Ｌ　Ｕ　ｌ１２は１６
の１６ビツトーレジスタを含むことになる。

２つのＡ　Ｌ　Ｕ　１１２レジスタは、ｃｐｃおよびＮ
ＰＣの記憶用に専用化される。作用においては、ＣＰＣ
は第１のレジスタに、又ＮＰＣは第２のレジスタに記憶
されるものとすれば、第２のレジスタはレジスタＡとし
て選択され得る。次に、ＮＰＣはＡＬＵＯＵＴバス１１
６上に現われる。ＮＰＣはこの時次のマクロ命令をＭＥ
ＭＯＵＴバス１３８に生じさせるようメモリー１２４を
アドレス指定することができる。次のマクロ命令は、こ
の時ｌＲ１４０に転送される。次のマクロ命令の実行の
開始時に、ＮＰＣはこの次のマクロ命令のＣＰＣとなり
、新しいＮＰＣが生成されねばならない。前のＮＰＣは
第２のレジスタに残留して新しいＣＰＣとなり、文箱２
のレジスタからソース・セレクタ４０４を経てＡＬＵ４
０６に読込まれる。前のＮＰＣは、この時増分されて新
しいＮＰＣを生成し、これはＡＬＵ４０Ｂの出力下から
新しいＮＰＣになるよう第１のレジスタに転送される。

これにより、第１および第２のレジスタは各々の連続す
るマクロ命令でＮＰＣおよびＣＰＣを交互に含む。各場
合、前のＮＰＣは新しいＣＰＣとなる。前のＮＰＣが増
分されて新しいＮＰＣを生じる量は、次のマクロ命令の
メモリー１２４のアドレスによって決定される。もしマ
クロ命令が順次のメモリー１２４のアドレスから呼出さ
れつつあれば、前の各ＮＰＣは１だけ増分されて新しい
ＮＰＣを生じる。前のＮＰＣは１以上増分されるが、例
えば、新しいメモリー１２４のアドレスはスキップ又は
飛越しにより決定される、即ち間接アドレスとなる。

第４Ａ図においては、ＡＬＵ１１２のビット・スライス
４００に対するアドレス人力ＡＯ乃至Ａ３およびＢＯ乃
至Ｂ３を生成するための回路が示される。第１と第２の
レジスタは、そのアドレスが唯１つのビットにおいての
み異なるように選択されることが望ましい。例えば、第
１のレジスタは２進アドレス１０１１を有し、第２のレ
ジスタは２進アドレス１１１１を有し、そのアドレスは
ビット２においてのみ異なる。第１又は第２のレジスタ
の何れかを選択する回路はこれにより簡素化される。

ＲＡ　Ｍ２Ｏ３のアドレス・ビットＡＯ，ＢＯ，ＡＩ。

Ｂｌ、Ａ３およびＢ３は、第１および第２のレジスタの
どれがＮＰＣ又はＣＰＣを含むかの関数ではない。これ
らのＲＡ　Ｍ２Ｏ３のアドレス入力は、従って、マルチ
プレクサ４１８および４２０とゲート４２２および４２
４からなるランダムロジックにより与えられる。このロ
ジックは、ＡＬＵｌ１２のＲＡ　Ｍ　４０２をアドレス
指定するため使用されるＩ　Ｒ１４０、７１ＲＡ１６２
．　、ｒｌＲＢ１６４からの特定のビットによって決定
される。このロジックは従って、特定のマイクロ命令セ
ットの特定の関数であり、これ以上論述しないが、当業
者にとってはこのようなロジックの構成は周知である。

ゲート４２６乃至４３２は、ＲＡＭ４００のアドレス−
ビットＡ２およびＢ２を生成し、同様に特定のマイクロ
命令セットの関数である。しかし、ゲート４２Ｂおよび
４２８は、ＮＰＣが第１又は第２のレジスタにあるかど
うかを表示する入力信号５ＥＬＰＧ　　（選択ＰＣ）を
有する。前述の如く、第１又は第２のレジスタはレジス
タＡ又はレジスタＢとして選択することができる。第１
又は第２のレジスタがこのように選択される時、５ＥＬ
ＰＧはレジスタのアドレス・ビット２が１又は零である
かを決定する。５ＥＬＰＧはフロップ４３４のＱ出力か
ら与えられる。フロップ４３４のＱ出力はフロップ４８
４のデータ入力に接続され、その結果５ＥＬＰＧはフロ
ップ４８４が入力信号ＣＬＫＩＲ（クロック命令レジス
タ）によりクロックされる時交互に１および０になる。

ＣＬＫＩＲは、ＭＥＭＯＵＴバス１３６からｌＲ１４０
にマクロ命令をロードするためのｌＲ１４０に対するク
ロック信号である。従って、５ＥＬＰＧは、連続するマ
クロ命令がｌＲ１４０にロードされる時、論理値１と０
の間で一　　６４　− 交番する。この時、５ＥＬＰＣは、第１と第２のレジス
タに交互に存在するＮＰＣが第１のレジスタにあるかど
うかを表示する。

コンピュータ１１０の先取り回路の構成および作用の論
述はこれで終る。マイクロ命令ロジック１４４と、メモ
リー１２４と、メモリー１２４の制御回路およびコンピ
ュータ１１０の先取り回路の構成および作用について述
べたが、コンピュータ１１０のある特徴については次項
で要約する。

５、コンピュータ１１０の特徴の要約 コンピュータ１１０の特徴のあるものについては説明し
たが、その他の特徴は下記の如くである。

即ち、マイクロ命令のマイクロ命令セグメントへの分割
、マイクロ命令メモリー１８０におけるこのようなセグ
メントの記憶、マイクロ命令のこのような各セグメント
に対する別個のマイクロ命令レジスタの提供、および完
全なマイクロ命令を有効にアセンブルするためマイクロ
命令レジスタへのマイクロ命令セグメントの順次の転送
である。

これによって、マイクロ命令は、時間多重化メモリー１
６０の物理的アドレス・スペースによりマイクロ命令メ
モリー１６０の物理的構造へ有効にバックすることがで
きる。これにより、マイクロ命令構成はメモリー１６０
の物理的構造にマツチするように仕立てられる。一般に
、各マイクロ命令は整数Ｎ個のマイクロ命令セグメント
に分割することができる。各セグメントの幅は、１つの
メモリー１８０の記憶場所の幅と等しいか、あるいはこ
れより小さい。メモリー１８０の長さは、これに記憶さ
れるマイクロ命令の数の少なくともＮ倍であることが望
ましい。マイクロ命令セグメントは、アドレス指定を簡
素化するため予め定められた順序でメモリー１６０に記
憶されることが望ましい。マイクロ命令の各セグメント
に対して１つの個々のマイクロ命令レジスタがある。１
つのマイクロ命令を含む個々のセグメントは、メモリー
１６０からマイクロ命令レジスタに対して順次子め定め
た順序で転送される時間である。マイクロ命令セグメン
トの転送は１つのＣＰＵサイクル内で実施されることが
望ましく、従ってメモリー１６０のアクセス時間は１／
ＮＸＣＰＵサイクル期間よりも小であることが望ましい
。

第２に、マイクロ命令のシーケンスの連続するマイクロ
命令を選択するための制御信号を提供するあるマイクロ
命令セグメントの使用である。これは、連続するマイク
ロ命令を選択するため必要な回路を簡素化する。連続す
るマイクロ命令の選択に必要な時間はこうして短縮され
る。このため前述の如く、メモリーＩＢＯおよびマイク
ロ命令の構成における柔軟性を更に大きくし、マイクロ
命令の実行速度を増大する。

第３に、アドレス・レジスタ（ＡＲＥ（１）　１２２に
おける２重モード（カウンタ／レジスタ）の記憶装置の
使用である。メモリー１２４のリフレッシュ・アドレス
の生成は、これにより、コンピュータ１１０がバッテリ
補助運転に入る時、Ａ　Ｌ　Ｕ　１１２からＡＲＥＧ１
２２に転送され得る。このため、バッテリ補助運転中メ
モリー１２４のリフレッシュを維持するため必要な回路
を簡単にする。

第４の特徴は、その時のプログラム・カウント（ｃＰ　
Ｌ）およびその次のプログラム・−カウント（ＮＦＬ）
を同時に記憶する２重ＡＬＵｌ１２レジスタの使用であ
る。実行されるべき次の命令は、これによってＮＰＣに
よりメモリー１２４から取出され、ＣＰＬはその時の命
令の実行中に使用することができる。連続する命令の実
行に必要な時間はこうして短縮され、命令先取りの実施
に必要な回路が簡素化される。

本発明の望ましい実施態様の記述はこれで完了する。本
発明は、その主旨又は特有の特質から逸脱することなく
更に別の形態で実施することができる。例えば、マイク
ロ命令メモリー１６０は長さと幅の変更が可能であり、
他の内部構成をとることができる。例えば、メモリー１
６０は幅が１２ビツト、長さが１０２４ワードであり、
１つの頁のメモリーとして構成できる。同様に、各マイ
クロ命令は、例えば５６又は１６ビツトを保有し、別の
方法でセグメント化することができる。１つのマイクロ
命令のセグメントは連続するメモリー１６０の場所に記
憶される必要はなく、例えばあるインターリーブ方式で
記憶してもよい。同様に、メモリー１２４は別の容量の
ものでよく、文具なる方法で構成され、アドレス指定さ
れ得る。メモリー１２４は本文に述べたものと異なる制
御信号およびシーケンスを用いることができ、メモリー
のアドレス・レジスタ１２２の他の構成を用いてもよい
。更に、その時のプログラム・カウントおよび新しいプ
ログラム・カウントを記憶するための先取りレジスタは
ＡＬＵ１１２の一部ではなくこれと別個のものとしても
よい。同様に、ＮＰＣおよびＣＰＣの増分はＡＬＵ１１
２のビット・スライス４００以外の回路によっても実施
することができる。このように、本発明の本実施例はあ
らゆる意味で例示のためであってこれに限定するものと
考えるべきものでなく、本発明の範囲は本文の説明によ
らず頭書の特許請求の範囲により示され、特許請求の範
囲およびその相当の意味および範囲に該当する全ての変
更は従ってこの特許請求の範囲内に包含されるべきもの
とする。

【図面の簡単な説明】

第１図は本発明を実施したコンピュータの詳細なブロッ
ク図、第２図はコンピュータのマイクロ命令メモリーを
示す図、第２Ａ図はシーケンス制御回路を含むコンピュ
ータのマイクロ命令ロジックを示す図、第２Ｂ図は第２
図および第２Ａ図に示されるマイクロ命令メモリーおよ
び論理回路により使用されるクロック信号を生成する回
路を示す図、第３図はコンピュータのメモリー・アドレ
ス回路を示す図、第３Ａ図はコンピュータのメモリーを
示す図、第３Ｂ図はコンピュータのメモリー制御回路を
示す図、第４図はコンピュータのプロセサの一部を示す
部分ブロック図、および第４Ａ図は命令先取りアドレス
回路を示す図である。 １１０・・・ディジタル・コンピュータ１１２・・・演
算論理装置（Ａ　Ｌ　Ｕ）１１４・・・中央処理装置（
ｃＰ　Ｕ）１１６・・・ＡＬＵ出力バス（ＡＬＵＯＵＴ
）ｉ１８・・・スクラッチパッド・メモリー（ＳＰＭＥ
Ｍ）１２０・・・データ・レジスタ（ＤＲＥ（１）１２
２・・・アドレス−レジスタ（ＡＲＥ（１）１２４・・
・メモリー １２６・・・非同期汎用レシーバ／トランスミッタ（υ
ＡＲＴ） １２８Ａ・・・データ入出力（ＤＩｌｏ）バ・シファ１
３０・・・Ｉ１０インターフェース回路１３２・・・制
御卓読出し専用メモリー（ＲＯＭ）１３４・・・メモリ
ー・マルチプレクサ（ＭＥＭＭＵＸ）１３６・・・ＭＥ
ＭＯ［ＪＴババ ス３８・・・ＭＥＭＯＵＴレジスタ（ＭＥＭＲＥ（１）
１４０・・・命令レジスタ（ＩＲ ）１４２・・・開始アドレスゼネレータ（ＳＡＧＥ）１
４４・・・マイクロ命令ロジッ ク１４Ｂ・・・復号ＲＯＭ １４８・・・マイクロ命令メモリー出力（ＭＥＭＯＵＴ
）バス１５０・・・命令マルチプレクサ（ＩＮＳＴＭＵ
Ｘ）１５２・・・ＡＬＵ入力（ＡＬＵＩＮ）バス１５４
・・・マイクロ命令飛越しく／／ｌＮ５ＴＪ）バッファ
１５６・・・マイクロ命令メモリー人力（／／ＭＥＭＩ
Ｎ）バス−’／ｌ− １５８・・・マイクロプログラム・カウンタ（ＩＰＣ）
レジスタ １６０・・・マイクロ命令メモリー １６２・・・マイクロ命令レジスタＡ　（／Ｉ／ＩＲＡ
）１６４・・・マイクロ命令レジスタＢ　（／／ＩＲＢ
）１８６・・・シーケンス制御装置（５ＥＱＣＮＴＬ）
１６８・・・ＡＳＣＩＩ　　Ｉ１０チャネル１７０・・
・データＩ１０バス ２００　、２０２・・・カウンタ ２０４　、２０６　、２０８　、２１０　、２１２　、
２１４・・・ＲＯＭ２１８　、２２０　、２２２　、２
２４　。 ２２６　、２２７　、２２８　、２３０・・・レジスタ
２３２　、２３４・・・ゲート　　　　２３６・・・デ
コーダ２３８　、２４０・・・バッファ ２４２　、２４４　、２４６・・・フロップ２４８　、
２５０・・・ゲート　　　　３００　、３０２・・・バ
ンク３０１・・・ＲＡ　Ｍ　　　　　　　　３０４・・
・バッファ３０６　、３０８・・・カウンタ　　　３１
０・・・レジスタ３１２・・・フロップ −　　７２　　＝ ３１４　、　３１８　、　３１８　、　３２０　。 ３２２　、３２４　、３２８　、３２８　、３３０　、
３３２・・・ゲート３３４・・・レジスタ ３３６　、　３３８　、　３４０　、　３４２　、　３
４４　、　３４６　、　３４８　。 ３５０　、３５２　、３５４　、３５６　、３６０・・
・フロップ３５８　、３６２　、３６４　、３６８・・
・ゲート４００・・・ビット・スライス ４０２・・・ＲＡＭ ４０４・・・ソース・セレクタ ４０６・・・演算論理装置 ４０８・・・レジスタ ４１０・・・出力セレクタ ４１２　、４１６・・・シフトレジスタ４１８　、４２
０・・・マルチプレクサ４２２　、４２４　、４２６　
、４２８　、４３０　、４３２・・・ゲート４３４・・
・フロップ

Claims (3)

【特許請求の範囲】
1. （１）ディジタルデータ信号を処理するプロセサ装置と
   、システムの制御の際に前記プロセサ装置によって使用
   される少くとも命令を記憶する様に複数の記憶位置を含
   む記憶装置と、前記プロセサ装置の出力から前記記憶装
   置の入力に接続されたメモリー入力信号を前記プロセサ
   装置から前記記憶装置に導くプロセサ出力バス装置と、
   前記記憶装置の出力から前記プロセサ装置の入力に接続
   され、前記命令を含むメモリー出力信号を前記記憶装置
   から前記プロセサ装置へ導くメモリー出力バス装置とを
   含み、前記プロセサ装置は前記命令のある部分に応答し
   て前記メモリー入力信号およびプログラム・カウントを
   表示している前記メモリー入力信号のある部分を供給す
   る装置を含み、前記プログラム・カウントの各々は対応
   する記憶装置の前記記憶位置を表示しており、前記記憶
   装置は前記プログラム・カウントを表示している前記メ
   モリー入力信号に応答して前記対応する記憶位置内に記
   憶された前記命令を表示する前記メモリー出力信号に対
   応する前記メモリー出力バス装置を供給するディジタル
   ・コンピュータ・システムにおいて、前記プロセサ装置
   は命令先取り装置を含み、この命令先取り装置が、 （１）前記プロセサ装置によって現在使用されている最
   初の前記命令を含んでいる第１の前記記憶位置を現す現
   在のプログラムカウントと、（２）前記プロセサ装置に
   よって次に使用される第２の前記命令を含む第２の前記
   記憶位置を現す次のプログラムカウントとを表示してい
   る前記メモリー入力信号の前記ある部分を受信し且つ記
   憶する第１および第２のレジスタ装置と、前記プロセサ
   装置の出力および前記第１および第２のレジスタ装置の
   出力から接続された入力と、前記プロセサ出力バス装置
   に接続された出力を有し、前記最初の命令が使用される
   時前記記憶装置から前記第２の命令を要求する為に前記
   次のプログラム・カウントを表示する前記メモリー入力
   信号のある部分を前記プロセサ出力バスに供給する装置
   と、 前記プロセサ装置の前記出力からおよび前記第１および
   第２のレジスタ装置の入力に接続された、前記第１の命
   令が使用された後に前記第１および第２のレジスタ装置
   に新しい前記現在のおよび次のプログラム・カウントを
   供給する様に前記プロセサ装置の作用に応答する装置と
   を含み、 前記新しい現在のプログラムカウントは前記次のプログ
   ラム・カウントの前のものであることを特徴とするディ
   ジタル・コンピュータ・システムの命令先取り装置。
2. （２）前記新しい現在のおよび次のプログラムカウント
   を供給する装置が、 前記プロセサ装置の前記出力から接続され前記プロセサ
   装置の作用に応答し、且つ（ａ）前記現在のプログラム
   ・カウントを記憶するための前記第１および第２のレジ
   スタ装置の一方および（ｂ）前記次のプログラム・カウ
   ントを記憶するため前記第１および第２のレジスタ装置
   の他方を交互に選択するため、選択制御信号を供給する
   出力を有する装置と、 前記プロセサ装置の前記出力から、前記第１および第２
   のレジスタ装置の前記出力からおよび前記選択制御信号
   出力から接続され、且つ前記第１および第２のレジスタ
   装置の入力に接続された出力を有し、（ａ）前記第１お
   よび第２のレジスタ装置から前記次のプログラム・カウ
   ントを受信し、（ｂ）前記次のプログラム・カウントを
   増加し、（ｃ）前記増加された次のプログラム・カウン
   トを前記新しい次のプログラム・カウントを記憶するた
   めに選択された前記第１および第２のレジスタ装置の前
   記一方に供給する様に前記選択装置の作用と前記プロセ
   サ装置の作用に応答する装置とを含み、 前記新しい次のプログラム・カウントは、前記新しい現
   在のプログラム・カウントとなる前記次のプログラム・
   カウントを記憶する様に選択された前記第１および第２
   のレジスタ装置の前記一方に記憶されて維持される、 ことを特徴とする特許請求の範囲第１項に記載のディジ
   タル・コンピュータ・システムの命令先取り装置。
3. （３）ディジタルデータ信号を処理するプロセサ装置と
   、システムの制御の際に前記プロセサ装置によって使用
   される少くとも命令を記憶する記憶装置とを含み、前記
   記憶装置は前記プロセサ装置の入力に接続された出力と
   および前記記憶装置内の記憶場所を表示するメモリー入
   力信号に応答し前記記憶位置に対応して記憶された前記
   命令を前記プロセサ装置に供給する装置とを含み、前記
   プロセサ装置は命令先取り装置出力で前記記憶位置に対
   応したプログラム・カウント信号を表示する前記メモリ
   ー入力信号を供給する命令先取り装置とおよび前記命令
   に応答して前記命令先取り装置を含んでいる前記プロセ
   サ装置の作用を制御する様に制御信号を供給するマイク
   ロ命令制御装置とを含む、ディジタル・コンピュータ・
   システムにおいて、 前記命令先取り装置が、前記マイクロ命令制御装置の制
   御出力から接続された制御入力を有する第１および第２
   のレジスタ装置であって、（１）前記プロセサ装置によ
   って現在使用されている第１の前記命令を含む第１の前
   記記憶位置を表示する現在のプログラム・カウントと、
   （２）前記プロセサ装置によって次に使用されるべき第
   ２の前記命令を含む第２の前記記憶位置を表示する次の
   プログラム・カウントとを受信し且つ記憶する第１およ
   び第２のレジスタ装置と、 前記第１および第２のレジスタ装置の出力から接続され
   、前記記憶装置の前記入力に接続された出力を有し、前
   記第１の命令が使用されている時前記記憶装置から前記
   第２の命令を要求する為に前記次のプログラム・カウン
   トに対応している前記メモリー入力信号を供給する様に
   前記プロセサ装置の作用に応答する装置と、前記マイク
   ロ命令制御装置出力から接続された制御入力、前記第１
   および第２のレジスタ装置出力から接続された入力およ
   び前記第１および第２のレジスタ装置のプログラム・カ
   ウント入力に接続された出力を有し、前記第１の命令が
   使用された後に新しい前記現在のおよび次のプログラム
   ・カウントを前記第１および第２のレジスタ装置に供給
   する様に前記プロセサ装置の作用に応答する装置と、 を備えたことを特徴とするディジタル・コンピュータ・
   システムの命令先取り装置。