JPS6375576A - 集積回路の故障検出装置 - Google Patents
集積回路の故障検出装置Info
- Publication number
- JPS6375576A JPS6375576A JP61220666A JP22066686A JPS6375576A JP S6375576 A JPS6375576 A JP S6375576A JP 61220666 A JP61220666 A JP 61220666A JP 22066686 A JP22066686 A JP 22066686A JP S6375576 A JPS6375576 A JP S6375576A
- Authority
- JP
- Japan
- Prior art keywords
- fault
- value
- integrated circuit
- circuit
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路の内部に決定される縮退故障の影響
を外部出力端子に伝搬させる入力パターン系列を集積回
路の外部入力端子に入力して集積回路の故障を検出する
集積回路の故障検出方式に関するものである。
を外部出力端子に伝搬させる入力パターン系列を集積回
路の外部入力端子に入力して集積回路の故障を検出する
集積回路の故障検出方式に関するものである。
半導体集積回路（ＬＳＩ）の高密度化に伴い、ＬＳＩの
品質が良品であるかどうかを判定することば増々困難に
なってきている。ＬＳＩのテストは、外部入力端子に人
カバターンを与え、外部出力端子に現れるパターンが期
待値と一致するかどうかで判定することで行われる。
品質が良品であるかどうかを判定することば増々困難に
なってきている。ＬＳＩのテストは、外部入力端子に人
カバターンを与え、外部出力端子に現れるパターンが期
待値と一致するかどうかで判定することで行われる。
ＬＳＩの故障のモデルとして、通常、縮退故障が用いら
れる。縮退故障とは、信号線の信号値がある値に固定さ
れてしまう故障のことで、信号値０に固定されてしまう
故障を０縮退故障、信号値１に固定されてしまう故障を
１縮退故障という。
れる。縮退故障とは、信号線の信号値がある値に固定さ
れてしまう故障のことで、信号値０に固定されてしまう
故障を０縮退故障、信号値１に固定されてしまう故障を
１縮退故障という。
第１０図はこのような縮退故障の１例を示す図で、ＮＡ
ＮＤ回路の信号線Ｆの信号値が０の信号値に固定された
場合を示している。
ＮＤ回路の信号線Ｆの信号値が０の信号値に固定された
場合を示している。
ＬＳＩのテストとして外部入力端子に与えられる人カバ
ターンは、ＬＳＩ内部に仮定できる縮退故障をより多く
検出できるものが良く、その品質の尺度として故障検出
率が用いられる。故障検出率とは、ＬＳＩ内部に仮定で
きる縮退故障の総数に対する外部出端子でその影響を観
測できる（すなわち故障が存在すると出カバターンが期
待値と異なる）縮退故障の数を百分率で表わしたもので
ある。
ターンは、ＬＳＩ内部に仮定できる縮退故障をより多く
検出できるものが良く、その品質の尺度として故障検出
率が用いられる。故障検出率とは、ＬＳＩ内部に仮定で
きる縮退故障の総数に対する外部出端子でその影響を観
測できる（すなわち故障が存在すると出カバターンが期
待値と異なる）縮退故障の数を百分率で表わしたもので
ある。
故障検出率を求めるには、通常、故障シミュレータが使
われる。故障シミュレータとは、故障のない正常回路と
ＬＳＩ内に仮定できるすべての故障に対する故障回路の
シミュレーションを行い、外部出力端子において正常回
路と異なる信号値となる故障回路の故障を検出できたと
判定していき、すべての人カバターンのシミュレーショ
ンが終了した時にその人カバターンでの故障検出率を求
める。
われる。故障シミュレータとは、故障のない正常回路と
ＬＳＩ内に仮定できるすべての故障に対する故障回路の
シミュレーションを行い、外部出力端子において正常回
路と異なる信号値となる故障回路の故障を検出できたと
判定していき、すべての人カバターンのシミュレーショ
ンが終了した時にその人カバターンでの故障検出率を求
める。
論理シミュレータは、正常回路のみをシミュレーション
するのに対し、故障シミュレータは正常回路に加えて回
路内に仮定できる故障数分の故障回路をシミュレーショ
ンする必要があり膨大な計算量となる。従って、多数の
故障回路を効率良くシミュレーションする方法が考えら
れており、その代表的なものにパラレル法とコンカレン
ト法がある。これらの故障シミュレータはいずれも故障
回路の外部出力端子の信号値が正常回路の外部出力端子
の信号値と異なる場合、その故障が検出されたと判定す
る故障検出判定手段を備えている。
するのに対し、故障シミュレータは正常回路に加えて回
路内に仮定できる故障数分の故障回路をシミュレーショ
ンする必要があり膨大な計算量となる。従って、多数の
故障回路を効率良くシミュレーションする方法が考えら
れており、その代表的なものにパラレル法とコンカレン
ト法がある。これらの故障シミュレータはいずれも故障
回路の外部出力端子の信号値が正常回路の外部出力端子
の信号値と異なる場合、その故障が検出されたと判定す
る故障検出判定手段を備えている。
第１１図は従来の故障シミュレータが扱う信号値を示し
た表図である。第１２図は第１１図で示した信号値の正
常回路と故障回路との組合せを示す表図で、外部出力端
子において第１２図中○印で示す正常回路と故障回路と
で信号値の異なる組合せの場合は故障検出判定手段によ
ってその故障が検出可能と判定し、第１２図中×印で示
す正常回路と故障回路の信号値が一致する組合せ及びど
ちらかに不定値Ｘを含む組合せの場合は故障検出可能と
は判定しない。
た表図である。第１２図は第１１図で示した信号値の正
常回路と故障回路との組合せを示す表図で、外部出力端
子において第１２図中○印で示す正常回路と故障回路と
で信号値の異なる組合せの場合は故障検出判定手段によ
ってその故障が検出可能と判定し、第１２図中×印で示
す正常回路と故障回路の信号値が一致する組合せ及びど
ちらかに不定値Ｘを含む組合せの場合は故障検出可能と
は判定しない。
故障シミュレータは、ＡＮＤゲート、ΦＲゲート、 Ｎ
ｏＴゲート等の基本ゲート以外に記憶素子等の機能素子
を論理回路の構成素子として扱う。
ｏＴゲート等の基本ゲート以外に記憶素子等の機能素子
を論理回路の構成素子として扱う。
ところで、従来の故障シミュレータでは第１３図に示す
ように故障によっである記憶素子にクロックが入らなく
なる故障回路の場合、この記憶素子の出力はシミュレー
ション上では永久に不定値Ｘのままとなり、どのような
入力パターンに対してもこの故障は検出されなかった。
ように故障によっである記憶素子にクロックが入らなく
なる故障回路の場合、この記憶素子の出力はシミュレー
ション上では永久に不定値Ｘのままとなり、どのような
入力パターンに対してもこの故障は検出されなかった。
しかし、このような故障回路が実際に存在した場合、こ
の記憶素子の出力値は信号値０または信号値１のどちら
かになったままであり、故障は検出可能であり、従って
シミュレーション上での記憶素子のモデルが実際の回路
を適切に表現しておらず、上記のような故障を検出でき
ると判定できないという問題点があった。
の記憶素子の出力値は信号値０または信号値１のどちら
かになったままであり、故障は検出可能であり、従って
シミュレーション上での記憶素子のモデルが実際の回路
を適切に表現しておらず、上記のような故障を検出でき
ると判定できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、記憶素子へのクロックが入らなくなる故障で
あっても、その故障の影響が外部出力端子で検出される
故障検出方式を得ることを目的としている。
たもので、記憶素子へのクロックが入らなくなる故障で
あっても、その故障の影響が外部出力端子で検出される
故障検出方式を得ることを目的としている。
このためこの発明は、故障の影響によって出力値が決定
できない各記憶素子の出力値に各々０または１を表わす
固有初期値割当手段４と、固有初期値割当手段４によっ
て割り当てた固有初期値と集積回路が正常であるとした
時の出力値Ｏとの組合せ及び上記固有初期値と集積回路
が正常であるとした時の出力値１との組合せが外部出力
端子で検出できたと判定する故障検出判定手段６とを備
え、外部出力端子で観測された上記２つの組合せのうち
いずれかを故障の影響として捉えて集積回路の故障を検
出することを特徴とするものである。
できない各記憶素子の出力値に各々０または１を表わす
固有初期値割当手段４と、固有初期値割当手段４によっ
て割り当てた固有初期値と集積回路が正常であるとした
時の出力値Ｏとの組合せ及び上記固有初期値と集積回路
が正常であるとした時の出力値１との組合せが外部出力
端子で検出できたと判定する故障検出判定手段６とを備
え、外部出力端子で観測された上記２つの組合せのうち
いずれかを故障の影響として捉えて集積回路の故障を検
出することを特徴とするものである。
この発明においては故障の影響によって出力信号値を決
定できない各記憶素子の出力の故障信号値にそれぞれ固
有初期値を割り当て、正常信号値０と固有初期値、及び
正常信号値１と固有初期値の両者の組合せが外部出力端
子まで伝搬した場合にその故障は検出されたと判定する
。
定できない各記憶素子の出力の故障信号値にそれぞれ固
有初期値を割り当て、正常信号値０と固有初期値、及び
正常信号値１と固有初期値の両者の組合せが外部出力端
子まで伝搬した場合にその故障は検出されたと判定する
。
以下、この発明の一実施例を図について説明する。第１
図は本発明の故障検出方式の一例を示す構成図で、図に
おいて、１は正常回路及びすべての故障回路に対し論理
回路を構成するすべての素子の信号線の信号値を不定値
Ｘに初期設定する初期値設定手段、２はすべての故障回
路に対して故障により値の定まる信号線の信号値を定め
ていく故障回路含意操作手段、３はすべての故障回路に
対して故障によりクロックが入らなくなる記憶素子を検
出する故障記憶素子検出手段、４は各故障回路に対して
故障記憶素子検出手段３によって検出された記憶素子ｉ
の故障信号値に固有初期値Ｘｉを割り当る固有初期値割
当手段、５は正常回路及びすべての故障回路のシミュレ
ーションを行う故障シミュレーション手段、６はすべて
の故障回路に対し外部出力端子の信号値が正常回路の信
号値と異なるかどうかを比較し正常回路の信号値と異な
る故障回路を故障検出可能と判定する故障検出判定手段
、７は故障検出判定手段６で検出可能となった故障数の
全故障数に対する割合を故障検出率として算出する故障
検出率算出手段である。
図は本発明の故障検出方式の一例を示す構成図で、図に
おいて、１は正常回路及びすべての故障回路に対し論理
回路を構成するすべての素子の信号線の信号値を不定値
Ｘに初期設定する初期値設定手段、２はすべての故障回
路に対して故障により値の定まる信号線の信号値を定め
ていく故障回路含意操作手段、３はすべての故障回路に
対して故障によりクロックが入らなくなる記憶素子を検
出する故障記憶素子検出手段、４は各故障回路に対して
故障記憶素子検出手段３によって検出された記憶素子ｉ
の故障信号値に固有初期値Ｘｉを割り当る固有初期値割
当手段、５は正常回路及びすべての故障回路のシミュレ
ーションを行う故障シミュレーション手段、６はすべて
の故障回路に対し外部出力端子の信号値が正常回路の信
号値と異なるかどうかを比較し正常回路の信号値と異な
る故障回路を故障検出可能と判定する故障検出判定手段
、７は故障検出判定手段６で検出可能となった故障数の
全故障数に対する割合を故障検出率として算出する故障
検出率算出手段である。
次に本発明の動作を第２図に従って説明する。
第２図は本発明略こよる論理回路の故障検出方式の流れ
を示したものである。第２図において、初期値設定手段
１は正常回路及びすべての故障回路におけるすべての内
部信号値及び外部入力端子。
を示したものである。第２図において、初期値設定手段
１は正常回路及びすべての故障回路におけるすべての内
部信号値及び外部入力端子。
外部出力端子の信号値を不定値Ｘに初期設定し、またす
べての故障に未検出の印を付ける（ステップＦｌ）。故
障回路含意操作手段２はすべての故障回路において故障
により信号値の定まる信号線の信号値を決定していく
（ステップＦ２）。故障記憶素子検出手段３はすべての
故障回路において故障によりクロック入力端子にクロッ
クが入らず出力信号値を決定できなくなった記憶素子が
あるかどうかを判断し、あるならステップＦ４へ、ない
ならステップＦ５へ行く （ステップＦ３）。
べての故障に未検出の印を付ける（ステップＦｌ）。故
障回路含意操作手段２はすべての故障回路において故障
により信号値の定まる信号線の信号値を決定していく
（ステップＦ２）。故障記憶素子検出手段３はすべての
故障回路において故障によりクロック入力端子にクロッ
クが入らず出力信号値を決定できなくなった記憶素子が
あるかどうかを判断し、あるならステップＦ４へ、ない
ならステップＦ５へ行く （ステップＦ３）。
固有初期値割当手段４は各故障回路において出力信号値
を決定できなくなった記憶素子ｉの出力故障信号値に固
有初期値Ｘｉを割り当てる（ステップＦ４）。故障シミ
ュレーション手段５は１人カバターンについて正常回路
及びすべての故障回路のシミュレーションを行う （ス
テップＦ５）。故障検出判定手段６は外部出力端子にお
ける正常回路の信号値と各故障回路の信号値とを比較し
、信号値の異なる故障回路の故障に検出可能の印を付け
る（ステップＦ６）。まだ入力パターンがある場合はス
テップＦ５へ、もう入力パターンがない場合はステップ
Ｆ８へ行（（ステップＦ７）。故障検出率算出手段７は
故障総数に対するステップＦ６で検出可能の印を付けら
れた故障数の割合を百分率で表わす故障検出率を算出す
る（ステップＦ８）。
を決定できなくなった記憶素子ｉの出力故障信号値に固
有初期値Ｘｉを割り当てる（ステップＦ４）。故障シミ
ュレーション手段５は１人カバターンについて正常回路
及びすべての故障回路のシミュレーションを行う （ス
テップＦ５）。故障検出判定手段６は外部出力端子にお
ける正常回路の信号値と各故障回路の信号値とを比較し
、信号値の異なる故障回路の故障に検出可能の印を付け
る（ステップＦ６）。まだ入力パターンがある場合はス
テップＦ５へ、もう入力パターンがない場合はステップ
Ｆ８へ行（（ステップＦ７）。故障検出率算出手段７は
故障総数に対するステップＦ６で検出可能の印を付けら
れた故障数の割合を百分率で表わす故障検出率を算出す
る（ステップＦ８）。
第３図はこの発明を適用した論理回路の故障検出方式に
おいて扱う信号値を示している。Ｘｉ及びＸｉは本発明
において新たに導入された信号値であり、故障によって
出力信号値を決定できない一８＝ 記憶素子ｉの固有初期値を表わす。このＸｉ及びＸｉ
は故障回路にしか現れない信号値であり、不定値の一種
ではあるが、この発明においてはその記憶素子ｉに固有
の信号値であるので信号値０及び１に準じた扱いをする
。
おいて扱う信号値を示している。Ｘｉ及びＸｉは本発明
において新たに導入された信号値であり、故障によって
出力信号値を決定できない一８＝ 記憶素子ｉの固有初期値を表わす。このＸｉ及びＸｉ
は故障回路にしか現れない信号値であり、不定値の一種
ではあるが、この発明においてはその記憶素子ｉに固有
の信号値であるので信号値０及び１に準じた扱いをする
。
第４図は第３図の信号値を扱う場合の２人力ＡＮＤゲー
トの真理値表を表わす表口、第５図は２人力５Ｒゲート
の真理値表を表わす表口、第６図はＮＯＴゲートの真理
値表を表わす表口、第７図は記憶素子であるＤラッチの
真理値表を表わす表口である。これらの真理値表は第２
図ステップＦ２の故障回路の含意操作及びステップＦ５
の正常回路及び故障回路のシミュレーションに適用され
る。
トの真理値表を表わす表口、第５図は２人力５Ｒゲート
の真理値表を表わす表口、第６図はＮＯＴゲートの真理
値表を表わす表口、第７図は記憶素子であるＤラッチの
真理値表を表わす表口である。これらの真理値表は第２
図ステップＦ２の故障回路の含意操作及びステップＦ５
の正常回路及び故障回路のシミュレーションに適用され
る。
第８図は第２図ステップＦ６において、正常回路の外部
出力端子における信号値と各故障回路の外部出力端子に
おける信号値を比較し、その故障を検出可能と判定する
かどうかの判定基準を示す表口であり、正常回路で信号
値１．故障回路で信号値０のような正常回路と故障回路
で信号値が異なる第８図中Ｏ印で示した組合せの場合は
、その時点でその故障は検出可能と判定される。また、
正常回路の信号値と故障回路の信号値が同じであるかま
たは正常回路と故障回路の信号値のどちらかが不定値Ｘ
である第８図中Ｘ印で示した組合せの場合は、その故障
は検出可能とは判定されない。
出力端子における信号値と各故障回路の外部出力端子に
おける信号値を比較し、その故障を検出可能と判定する
かどうかの判定基準を示す表口であり、正常回路で信号
値１．故障回路で信号値０のような正常回路と故障回路
で信号値が異なる第８図中Ｏ印で示した組合せの場合は
、その時点でその故障は検出可能と判定される。また、
正常回路の信号値と故障回路の信号値が同じであるかま
たは正常回路と故障回路の信号値のどちらかが不定値Ｘ
である第８図中Ｘ印で示した組合せの場合は、その故障
は検出可能とは判定されない。
第８図中Δ印で示した組合せは正常回路の信号値０．１
と故障回路の信号値Ｘｉ、Ｘｉの組合せであり、これら
はそのままでは検出可能と判定できない。すなわち、０
／Ｘｉ（正常回路／故障回路）と１／Ｘｉ 、 Ｏ／Ｘ
ｉと１／Ｘｉ 、 ０／Ｘｉと０／Ｘｉ、１／Ｘｉ と
１／石の４つの組合せのうちいずれかの組合せの両方が
外部出力端子において観測されたときに初めてその故障
は検出可能と判定される。
と故障回路の信号値Ｘｉ、Ｘｉの組合せであり、これら
はそのままでは検出可能と判定できない。すなわち、０
／Ｘｉ（正常回路／故障回路）と１／Ｘｉ 、 Ｏ／Ｘ
ｉと１／Ｘｉ 、 ０／Ｘｉと０／Ｘｉ、１／Ｘｉ と
１／石の４つの組合せのうちいずれかの組合せの両方が
外部出力端子において観測されたときに初めてその故障
は検出可能と判定される。
以上のことを第９図に示す回路例に従って説明する。第
９図（ａ）は２つの２人力ＡＮＤゲートと１つのＤラッ
チから成る回路例で、以下、正常回路とＡＮＤゲートＧ
２の出力にＯ縮退故障のある故障回路について考える。
９図（ａ）は２つの２人力ＡＮＤゲートと１つのＤラッ
チから成る回路例で、以下、正常回路とＡＮＤゲートＧ
２の出力にＯ縮退故障のある故障回路について考える。
第９図（ｂ）は５人カバターンを与えた時第２図の各ス
テップの終了時点で回路内の各信号線の信号値と故障検
出の判定の変化を示した左図である。まず、ステップＦ
１において、回路内のすべての信号線の信号値が不定値
Ｘに初期化され、また故障には未検出の印か付けられる
。次に、ステップＦ２では故障に対する含念操作が行わ
れ、ＡＮＤゲートＧ２の出力が故障回路において信号値
０になる。ステップＦ３においては故障によりクロック
入力端子にクロックが入らなくなる記憶素子Ｄラッチ１
を検出し、ステップＦ４においてこのＤラッチ１の故障
回路の信号値に固有初期値Ｘ＋が割り当てられる。入力
パターンは５バタ〜ンあるので、ステップＦ５〜Ｆ６が
５回繰返される。２回目のステップＦ６において外部出
力端子０１で正常回路の信号値０／故障回路の信号値Ｘ
ｒと観測されたが、まだ１／Ｘ１または０／Ｘ＋は観測
されていないので検出可能とは判定できず、０／Ｘ１が
観測されたことを記憶しておく。４回目のステップＦ６
においては外部出力端子０１で１／Ｘ１が観測され、過
去に０／Ｘ１がＩ Ｉ− 観測されているので、この時点で初めてこの故障が検出
可能と判定される。
テップの終了時点で回路内の各信号線の信号値と故障検
出の判定の変化を示した左図である。まず、ステップＦ
１において、回路内のすべての信号線の信号値が不定値
Ｘに初期化され、また故障には未検出の印か付けられる
。次に、ステップＦ２では故障に対する含念操作が行わ
れ、ＡＮＤゲートＧ２の出力が故障回路において信号値
０になる。ステップＦ３においては故障によりクロック
入力端子にクロックが入らなくなる記憶素子Ｄラッチ１
を検出し、ステップＦ４においてこのＤラッチ１の故障
回路の信号値に固有初期値Ｘ＋が割り当てられる。入力
パターンは５バタ〜ンあるので、ステップＦ５〜Ｆ６が
５回繰返される。２回目のステップＦ６において外部出
力端子０１で正常回路の信号値０／故障回路の信号値Ｘ
ｒと観測されたが、まだ１／Ｘ１または０／Ｘ＋は観測
されていないので検出可能とは判定できず、０／Ｘ１が
観測されたことを記憶しておく。４回目のステップＦ６
においては外部出力端子０１で１／Ｘ１が観測され、過
去に０／Ｘ１がＩ Ｉ− 観測されているので、この時点で初めてこの故障が検出
可能と判定される。
実際の論理回路において第９図（ａ）に示ず縮退故障が
存在した場合、Ｘｌは信号値０または１のどちらかであ
り、信号値０であ、った時は４番目のパターンで、信号
値１であった時は２番目のパターンで検出することがで
きる。従来の方法ではこのような故障に対して検出可能
と判定できながったのに対し、本発明による固有初期値
を用いることにより、このような故障に対しても検出可
能と判定できるようになった。
存在した場合、Ｘｌは信号値０または１のどちらかであ
り、信号値０であ、った時は４番目のパターンで、信号
値１であった時は２番目のパターンで検出することがで
きる。従来の方法ではこのような故障に対して検出可能
と判定できながったのに対し、本発明による固有初期値
を用いることにより、このような故障に対しても検出可
能と判定できるようになった。
なお、上記実施例では本発明をＤラッチに適用した場合
について説明したが、これをＤラッチ以外の記憶素子に
も適用できることは明らかである。
について説明したが、これをＤラッチ以外の記憶素子に
も適用できることは明らかである。
また、上記実施例ではソフトウェアによる実施例を示し
たが、この方式をハードウェア装置を用いて実施するこ
とも可能である。
たが、この方式をハードウェア装置を用いて実施するこ
とも可能である。
以上説明したようにこの発明は、故障の影響によって出
力値が決定できない各記憶素子の出力値に各々Ｏまたは
】を表わす固有初期値を割り当てる固有初期値割当手段
と、固有初期値割当手段によって割り当てた固有初期値
と集積回路が正常であるとした時の出力値０との組合せ
及び上記固有初期値と集積回路が正常であるとした時の
出力値１との組合せが外部出力端子で検出されたことを
判定する故障検出判定手段とを備え、外部出力端子で観
測された上記２つの組合せのうちいずれかを故障の影響
として捉えて集積回路の故障を検出するように構成した
ので、従来よりも高い故障検出率を確保できる効果があ
る。
力値が決定できない各記憶素子の出力値に各々Ｏまたは
】を表わす固有初期値を割り当てる固有初期値割当手段
と、固有初期値割当手段によって割り当てた固有初期値
と集積回路が正常であるとした時の出力値０との組合せ
及び上記固有初期値と集積回路が正常であるとした時の
出力値１との組合せが外部出力端子で検出されたことを
判定する故障検出判定手段とを備え、外部出力端子で観
測された上記２つの組合せのうちいずれかを故障の影響
として捉えて集積回路の故障を検出するように構成した
ので、従来よりも高い故障検出率を確保できる効果があ
る。
第１図は本発明の一実施例を示す構成図、第２図は本発
明の動作の流れを示す図１．第３図は本発明において扱
う信号値の左図、第４図は２人力ＡＮＤゲートの真理値
表を表わす左図、第５図は２人力ＯＲゲー１−の真理値
表を表わ１）゛左図、２第１５図はＮＯＴゲートの真理
値表を表わす左図、第′１図はＤラッチの真理値表を表
ね１表１ツ１、第８図は本発明において故障を検出可能
と判定す、ｂかどうかの判定基準を表わす左図、第９図
は本発明を適用した回路例を示す図、第１０図は縮退故
障の例を示した図、第１１図は従来の故障シミュレータ
が扱う信号値の左図、第１２図は従来方式において故障
を検出可能と判定するかどうかの判定基準を表わす左図
、第１３図は従来においてＤラソヂの出力が故障により
決定できないことを示すための図である。 １・・・初期値設定手段、２・・・故障回路含意操作手
段、３・・・故障記憶素子検出手段、４・・・固有初期
値割当手段、５・・・故障シミュレーション手段、６・
・・故障検出判定手段、７・・・故障検出率算出手段。 代理人 大 岩 増 雄（ばか２名）第υ図 Ａ”７つ□ 第１２図 Ｘ、故飾４食出可宵巨と判定１ノＪい 第１３図
明の動作の流れを示す図１．第３図は本発明において扱
う信号値の左図、第４図は２人力ＡＮＤゲートの真理値
表を表わす左図、第５図は２人力ＯＲゲー１−の真理値
表を表わ１）゛左図、２第１５図はＮＯＴゲートの真理
値表を表わす左図、第′１図はＤラッチの真理値表を表
ね１表１ツ１、第８図は本発明において故障を検出可能
と判定す、ｂかどうかの判定基準を表わす左図、第９図
は本発明を適用した回路例を示す図、第１０図は縮退故
障の例を示した図、第１１図は従来の故障シミュレータ
が扱う信号値の左図、第１２図は従来方式において故障
を検出可能と判定するかどうかの判定基準を表わす左図
、第１３図は従来においてＤラソヂの出力が故障により
決定できないことを示すための図である。 １・・・初期値設定手段、２・・・故障回路含意操作手
段、３・・・故障記憶素子検出手段、４・・・固有初期
値割当手段、５・・・故障シミュレーション手段、６・
・・故障検出判定手段、７・・・故障検出率算出手段。 代理人 大 岩 増 雄（ばか２名）第υ図 Ａ”７つ□ 第１２図 Ｘ、故飾４食出可宵巨と判定１ノＪい 第１３図
Claims (1)
- 【特許請求の範囲】 集積回路の内部に仮定される縮退故障の影響を集積回路
の外部端子に伝搬させる入力パターン系列を上記集積回
路の外部入力端子に入力して集積回路の故障を検出する
集積回路の故障検出方式において、 故障の影響によって出力値が決定できない各記憶素子の
出力値に各々０または１を表わす固有初期値を割り当て
る固有初期値割当手段と、固有初期値割当手段によって
割り当てた固有初期値と集積回路が正常であるとした時
の出力値０との組合せ及び上記固有初期値と集積回路が
正常であるとした時の出力値１との組合せが外部出力端
子で検出されたことを判定する故障検出判定手段とを備
え、外部出力端子で観測された上記２つの組合せのうち
いずれかを故障の影響として捉えて集積回路の故障を検
出することを特徴とする集積回路の故障検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220666A JPH0752215B2 (ja) | 1986-09-18 | 1986-09-18 | 集積回路の故障検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220666A JPH0752215B2 (ja) | 1986-09-18 | 1986-09-18 | 集積回路の故障検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375576A true JPS6375576A (ja) | 1988-04-05 |
| JPH0752215B2 JPH0752215B2 (ja) | 1995-06-05 |
Family
ID=16754547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220666A Expired - Fee Related JPH0752215B2 (ja) | 1986-09-18 | 1986-09-18 | 集積回路の故障検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752215B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596586A (en) * | 1994-07-14 | 1997-01-21 | Mitsubishi Denki Kabushiki Kaisha | Failure simulation method |
-
1986
- 1986-09-18 JP JP61220666A patent/JPH0752215B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596586A (en) * | 1994-07-14 | 1997-01-21 | Mitsubishi Denki Kabushiki Kaisha | Failure simulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752215B2 (ja) | 1995-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Millman et al. | Diagnosing CMOS bridging faults with stuck-at fault dictionaries | |
| US7661050B2 (en) | Method and system for formal verification of partial good self test fencing structures | |
| US5291495A (en) | Method for designing a scan path for a logic circuit and testing of the same | |
| US4176780A (en) | Method and apparatus for testing printed circuit boards | |
| Cheng | Transition fault testing for sequential circuits | |
| Wadsack | Fault coverage in digital integrated circuits | |
| US5365528A (en) | Method for testing delay faults in non-scan sequential circuits | |
| US4045736A (en) | Method for composing electrical test patterns for testing ac parameters in integrated circuits | |
| US6721914B2 (en) | Diagnosis of combinational logic circuit failures | |
| US5410548A (en) | Test pattern fault equivalence | |
| US6944837B2 (en) | System and method for evaluating an integrated circuit design | |
| Mahlstedt et al. | Simulation of non-classical faults on the gate level-the fault simulator COMSIM | |
| JPS6375576A (ja) | 集積回路の故障検出装置 | |
| Alt et al. | Simulation of non-classical faults on the gate level-fault modeling | |
| JP2773148B2 (ja) | テスト容易化回路設計方法 | |
| Gharaybeh et al. | Parallel concurrent path-delay fault simulation using single-input change patterns | |
| JPH01156680A (ja) | 論理回路の故障診断方法 | |
| Chakraborty et al. | Robust testing for stuck-at faults | |
| JP2658857B2 (ja) | 等価故障抽出方法及び装置 | |
| JP2972558B2 (ja) | 論理回路の故障シミュレーション方法 | |
| JPH0718912B2 (ja) | 集積回路の故障検出方式 | |
| JPS63231279A (ja) | 論理回路の故障箇所推定方法 | |
| Correia et al. | SIFU!-a didactic stuck-at fault simulator | |
| JPH04241040A (ja) | 故障シミュレーション方法 | |
| JPH0778756B2 (ja) | 故障シミュレーション方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |