JPS6375861A - ダイレクトメモリアクセス制御方式 - Google Patents
ダイレクトメモリアクセス制御方式Info
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- JPS6375861A JPS6375861A JP21912586A JP21912586A JPS6375861A JP S6375861 A JPS6375861 A JP S6375861A JP 21912586 A JP21912586 A JP 21912586A JP 21912586 A JP21912586 A JP 21912586A JP S6375861 A JPS6375861 A JP S6375861A
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- JP
- Japan
- Prior art keywords
- memory access
- direct memory
- processor
- cycle
- access control
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
サイクルスティールによるダイレクトメモリアクセス制
御方式に於いて、プロセッサ動作からダイレクトメモリ
アクセス動作に切替える時に、システムクロック信号の
位相をほぼ１／２サイクル遅延させ、又ダイレクトメモ
リアクセス動作からプロセッサ動作に切替える時も、シ
ステムクロック信号の位相をほぼ１／２サイクル遅延さ
せて、ダイレクトメモリアクセス動作の前後に挿入され
るデッドサイクルを低減したものである。
御方式に於いて、プロセッサ動作からダイレクトメモリ
アクセス動作に切替える時に、システムクロック信号の
位相をほぼ１／２サイクル遅延させ、又ダイレクトメモ
リアクセス動作からプロセッサ動作に切替える時も、シ
ステムクロック信号の位相をほぼ１／２サイクル遅延さ
せて、ダイレクトメモリアクセス動作の前後に挿入され
るデッドサイクルを低減したものである。
本発明は、メモリに直接アクセスしてデータを転送する
ダイレクトメモリアクセス制御方式に関するものである
。
ダイレクトメモリアクセス制御方式に関するものである
。
ダイレクトメモリアクセス制御方式には、バーストモー
ドとサイクルスティールとがあり、バーストモードは、
データブロック転送が終了するまで、直接メモリにアク
セスして連続してデータ転送を行うものであり、又サイ
クルスティールは、プロセッサ動作の間に、１サイクル
のデータ転送を行うものである。このようなダイレクト
メモリアクセス動作とプロセッサ動作との間には、シス
テムバス上でデータの衝突が生じないように、デッドサ
イクルを挿入するものである。
ドとサイクルスティールとがあり、バーストモードは、
データブロック転送が終了するまで、直接メモリにアク
セスして連続してデータ転送を行うものであり、又サイ
クルスティールは、プロセッサ動作の間に、１サイクル
のデータ転送を行うものである。このようなダイレクト
メモリアクセス動作とプロセッサ動作との間には、シス
テムバス上でデータの衝突が生じないように、デッドサ
イクルを挿入するものである。
サイクルスティールによるダイレクトメモリアクセス動
作を頻繁に行う場合に、そのダイレクトメモリアクセス
動作の前後に必ずデッドサイクルが挿入されるから、全
体の処理時間に占めるデッドサイクルの時間が多くなり
、プロセッサの処理能力が低下する。従って、デッドサ
イクルの低減が望まれている。
作を頻繁に行う場合に、そのダイレクトメモリアクセス
動作の前後に必ずデッドサイクルが挿入されるから、全
体の処理時間に占めるデッドサイクルの時間が多くなり
、プロセッサの処理能力が低下する。従って、デッドサ
イクルの低減が望まれている。
従来のプロセッサシステムは、例えば、第３図に示すよ
うに、システムバス１６を介して、プロセッサ１１．メ
モリ１２．ダイレクトメモリアクセス制御装置（ＤＭＡ
Ｃ）１３．入出力インタフェース回路１４が接続され、
この入出力インタフェース回路１４に入出力装置（Ｉｌ
ｏ）１５が接続され、クロック発生部１７から数ＭＨｚ
の速度のシステムクロック信号がプロセッサ１１及びダ
イレクトメモリアクセス制御装置１３に加えられている
。
うに、システムバス１６を介して、プロセッサ１１．メ
モリ１２．ダイレクトメモリアクセス制御装置（ＤＭＡ
Ｃ）１３．入出力インタフェース回路１４が接続され、
この入出力インタフェース回路１４に入出力装置（Ｉｌ
ｏ）１５が接続され、クロック発生部１７から数ＭＨｚ
の速度のシステムクロック信号がプロセッサ１１及びダ
イレクトメモリアクセス制御装置１３に加えられている
。
プロセッサ１１は、クロック発生部１７がらのシステム
クロック信号に基づいてデータ処理を行い、システムバ
ス１６を専有してメモリ１２又は入出力インタフェース
回路１４に対してアクセスできるものである。
クロック信号に基づいてデータ処理を行い、システムバ
ス１６を専有してメモリ１２又は入出力インタフェース
回路１４に対してアクセスできるものである。
入出力装置１５とメモリ１２との間のデータ転送が必要
となった時、入出力インタフェース回路１４からダイレ
クトメモリアクセス制御装置１３にデータ転送要求が加
えられ、ダイレクトメモリアクセス制御装置１３からプ
ロセッサ１１に対してＤＭＡ転送要求が加えられる。プ
ロセッサ１１はＤＭＡ転送要求によりシステムバス１６
を開放し、ダイレクトメモリアクセス制御装置１３に制
御を渡す。
となった時、入出力インタフェース回路１４からダイレ
クトメモリアクセス制御装置１３にデータ転送要求が加
えられ、ダイレクトメモリアクセス制御装置１３からプ
ロセッサ１１に対してＤＭＡ転送要求が加えられる。プ
ロセッサ１１はＤＭＡ転送要求によりシステムバス１６
を開放し、ダイレクトメモリアクセス制御装置１３に制
御を渡す。
ダイレクトメモリアクセス制御装置１３は、プロセッサ
１１から制御を渡されたことにより、システムバス１６
を介してメモリ１２と入出力インタフェース回路１４と
の間を接続して、入出力装置１５とメモリ１２との間の
データ転送を制御する。サイクルスティールに於いては
、システムクロック信号の１サイクルでＤＭＡ転送を終
了し、プロセッサ１１にシステムバス１６を返すことに
なる。
１１から制御を渡されたことにより、システムバス１６
を介してメモリ１２と入出力インタフェース回路１４と
の間を接続して、入出力装置１５とメモリ１２との間の
データ転送を制御する。サイクルスティールに於いては
、システムクロック信号の１サイクルでＤＭＡ転送を終
了し、プロセッサ１１にシステムバス１６を返すことに
なる。
このようなプロセッサ１１がシステムバス１６を専有し
てデータ処理を行うプロセッサ動作と、ダイレクトメモ
リアクセス制御装置１３の制御によりデータ転送を行う
ダイレクトメモリアクセス動作との切替えは、システム
バス１６上でデータが衝突しないように、システムクロ
ック信号の１サイクル分のデッドサイクルを設けている
ものである。
てデータ処理を行うプロセッサ動作と、ダイレクトメモ
リアクセス制御装置１３の制御によりデータ転送を行う
ダイレクトメモリアクセス動作との切替えは、システム
バス１６上でデータが衝突しないように、システムクロ
ック信号の１サイクル分のデッドサイクルを設けている
ものである。
前述のように、従来のダイレクトメモリアクセス制御方
式に於いては、第４図の動作説明図に於ける（ａ） ｔ
−システムクロック信号とすると、このシステムクロッ
ク信号を基に、（ｂ）に示すようにプロセッサ動作ＣＰ
Ｕからダイレクトメモリアクセス動作ＤＭＡに切替える
時に、斜線を施したデッドサイクルを挿入するものであ
り、サイクルスティールによるダイレクトメモリアクセ
スが繰り返し行われると、全体の処理時間内に占めるデ
ッドサイクルの割合が多くなる。即ち、ダイレクトメモ
リアクセス動作ＤＭＡとデッドサイクルとを含めた期間
、プロセッサ１１は休止することになるから、全体の処
理速度が低下することになる。
式に於いては、第４図の動作説明図に於ける（ａ） ｔ
−システムクロック信号とすると、このシステムクロッ
ク信号を基に、（ｂ）に示すようにプロセッサ動作ＣＰ
Ｕからダイレクトメモリアクセス動作ＤＭＡに切替える
時に、斜線を施したデッドサイクルを挿入するものであ
り、サイクルスティールによるダイレクトメモリアクセ
スが繰り返し行われると、全体の処理時間内に占めるデ
ッドサイクルの割合が多くなる。即ち、ダイレクトメモ
リアクセス動作ＤＭＡとデッドサイクルとを含めた期間
、プロセッサ１１は休止することになるから、全体の処
理速度が低下することになる。
本発明は、サイクルスティールによるダイレクトメモリ
アクセスに於けるデッドサイクルを低減して、全体とし
ての処理速度を向上させることを目的とするものである
。
アクセスに於けるデッドサイクルを低減して、全体とし
ての処理速度を向上させることを目的とするものである
。
本発明のダイレクトメモリアクセス制御方式は、システ
ムクロック信号を制御することにより、デッドサイクル
を低減するものであり、第１図を参照して説明する。プ
ロセッサ１とメモリ２とダイレクトメモリアクセス制御
装置３と入出力インタフェース回路４とをシステムバス
６により接続し、入出力インタフェース回路４に入出力
装置５を接続したプロセッサシステムに於いて、サイク
ルスティールによりダイレクトメモリアクセスを行うと
共に、プロセッサ動作からダイレクトメモリアクセス動
作に切替える時、及びダイレクトメモリアクセス動作か
らプロセッサ動作に切替える時に、クロック発生部７か
らプロセッサ１及びダイレクトメモリアクセス制御装置
３に加えるシステムクロック信号の位相を、遅延回路８
によりほぼ１／２サイクル遅延させるものである。
ムクロック信号を制御することにより、デッドサイクル
を低減するものであり、第１図を参照して説明する。プ
ロセッサ１とメモリ２とダイレクトメモリアクセス制御
装置３と入出力インタフェース回路４とをシステムバス
６により接続し、入出力インタフェース回路４に入出力
装置５を接続したプロセッサシステムに於いて、サイク
ルスティールによりダイレクトメモリアクセスを行うと
共に、プロセッサ動作からダイレクトメモリアクセス動
作に切替える時、及びダイレクトメモリアクセス動作か
らプロセッサ動作に切替える時に、クロック発生部７か
らプロセッサ１及びダイレクトメモリアクセス制御装置
３に加えるシステムクロック信号の位相を、遅延回路８
によりほぼ１／２サイクル遅延させるものである。
プロセッサ１及びダイレクトメモリアクセス制御装置３
は、システムクロック信号に基づいて動作するものであ
るから、プロセッサ動作とダイレクトメモリアクセス動
作との切替時に、システムクロック信号を１／２サイク
ル遅延させると、デッドサイクルがそれに伴って１／２
サイクル短縮されることになり、全体としての処理速度
を向上させることができる。
は、システムクロック信号に基づいて動作するものであ
るから、プロセッサ動作とダイレクトメモリアクセス動
作との切替時に、システムクロック信号を１／２サイク
ル遅延させると、デッドサイクルがそれに伴って１／２
サイクル短縮されることになり、全体としての処理速度
を向上させることができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第１図は本発明の実施例のブロック図であり、システム
バス６によりプロセッサ１．メモリ２゜ダイレクトメモ
リアクセス制御装置（ＤＭＡＣ）３、入出力インタフェ
ース回路４が接続され、入出力インタフェース回路４に
、磁気ディスク装置やプリンタ装置等の入出力装置（Ｉ
ｌｏ）５が接続され、クロック発生部７からのシステム
クロック信号が遅延回路８を介してプロセッサ１とダイ
レクトメモリアクセス制御装置３に加えられる。
バス６によりプロセッサ１．メモリ２゜ダイレクトメモ
リアクセス制御装置（ＤＭＡＣ）３、入出力インタフェ
ース回路４が接続され、入出力インタフェース回路４に
、磁気ディスク装置やプリンタ装置等の入出力装置（Ｉ
ｌｏ）５が接続され、クロック発生部７からのシステム
クロック信号が遅延回路８を介してプロセッサ１とダイ
レクトメモリアクセス制御装置３に加えられる。
この遅延回路８は、ダイレクトメモリアクセス制御装置
３からの制御信号によってシステムクロック信号の遅延
、非遅延の制御を行う構成を有するものであり、例えば
、遅延素子とスイッチ回路とを組合せた構成、或いは、
反転、非反転を制御するインバータとゲート回路等によ
り構成することができる。インバータを含む構成の場合
は、ダイレクトメモリアクセス制御装置、３からの制御
信号によりシステムクロック信号の位相を反転して出力
すると、システムクロック信号の位相は非反転時の出力
に対して１／２サイクル遅延されることになる。
３からの制御信号によってシステムクロック信号の遅延
、非遅延の制御を行う構成を有するものであり、例えば
、遅延素子とスイッチ回路とを組合せた構成、或いは、
反転、非反転を制御するインバータとゲート回路等によ
り構成することができる。インバータを含む構成の場合
は、ダイレクトメモリアクセス制御装置、３からの制御
信号によりシステムクロック信号の位相を反転して出力
すると、システムクロック信号の位相は非反転時の出力
に対して１／２サイクル遅延されることになる。
遅延回路８は、常時は、非遅延の状態であり、クロック
発生部７からのシステムクロック信号をそのままプロセ
ッサ１とダイレクトメモリアクセス制御装置３とに加え
ることになる。そして、従来例と同様に、メモリ２と入
出力装置５との間のデータ転送が必要となると、ダイレ
クトメモリアクセス制御装置３からプロセッサ１にＤＭ
Ａ転送要求が加えられ、プロセッサ１からダイレクトメ
モリアクセス制御装置３にシステムバス６の使用許イが
与えられると、ダイレクトメモリアクセス制御装置３か
ら遅延回路８に制御信号が加えられる。
発生部７からのシステムクロック信号をそのままプロセ
ッサ１とダイレクトメモリアクセス制御装置３とに加え
ることになる。そして、従来例と同様に、メモリ２と入
出力装置５との間のデータ転送が必要となると、ダイレ
クトメモリアクセス制御装置３からプロセッサ１にＤＭ
Ａ転送要求が加えられ、プロセッサ１からダイレクトメ
モリアクセス制御装置３にシステムバス６の使用許イが
与えられると、ダイレクトメモリアクセス制御装置３か
ら遅延回路８に制御信号が加えられる。
遅延回路８はこの制御信号によってクロック発生部７か
らのシステムクロック信号の位相をほぼ１／２サイクル
遅延させる。この遅延されたシステムクロック信号がプ
ロセッサ１とダイレクトメモリアクセス制御装置３とに
加えられ、そのシステムクロック信号に基づいてダイレ
クトメモリアクセス制御装置３は、デッドサイクル後に
メモリ２と入出力装置５との間のデータ転送を行わせ、
■サイクルのデータ転送によりシステムバス６を開放し
、遅延回路８に加えられていた制御信号も停止されるの
で、遅延回路８はシステムクロック信号を１／２サイク
ル遅延させ、プロセッサ１はデッドサイクル後に、通常
の処理に復帰する。
らのシステムクロック信号の位相をほぼ１／２サイクル
遅延させる。この遅延されたシステムクロック信号がプ
ロセッサ１とダイレクトメモリアクセス制御装置３とに
加えられ、そのシステムクロック信号に基づいてダイレ
クトメモリアクセス制御装置３は、デッドサイクル後に
メモリ２と入出力装置５との間のデータ転送を行わせ、
■サイクルのデータ転送によりシステムバス６を開放し
、遅延回路８に加えられていた制御信号も停止されるの
で、遅延回路８はシステムクロック信号を１／２サイク
ル遅延させ、プロセッサ１はデッドサイクル後に、通常
の処理に復帰する。
第２図は本発明の実施例の動作説明図であり、（ａ）は
プロセッサ１及びダイレクトメモリアクセス制御装置３
に加えられるシステムクロック信号、（ｂ）はプロセッ
サ動作ＣＰＵとダイレクトメモリアクセス動作ＤＭＡと
を示す。
プロセッサ１及びダイレクトメモリアクセス制御装置３
に加えられるシステムクロック信号、（ｂ）はプロセッ
サ動作ＣＰＵとダイレクトメモリアクセス動作ＤＭＡと
を示す。
プロセッサ動作ＣＰＵからダイレクトメモリアクセス動
作ＤＭＡに切替える時に、システムクロック信号は、遅
延回路８によって１７２サイクルの時間を遅延される。
作ＤＭＡに切替える時に、システムクロック信号は、遅
延回路８によって１７２サイクルの時間を遅延される。
そして、デッドサイクルを挿入してダイレクトメモリア
クセス動作ＤＭＡに移行する。この場合、デッドサイク
ル時間は、遅延される前のシステムクロック信号と、遅
延されたシステムクロック信号との間の１／２サイクル
時間となる。
クセス動作ＤＭＡに移行する。この場合、デッドサイク
ル時間は、遅延される前のシステムクロック信号と、遅
延されたシステムクロック信号との間の１／２サイクル
時間となる。
又１サイクルのダイレクトメモリアクセス動作ＤＭＡ終
了により、システムクロック信号は再び１／２サイクル
の時間を遅延され、システムクロック信号の位相は、前
のプロセッサ動作ＣＰＵ時に戻ることになる。そして、
デッドサイクルを挿入してプロセッサ動作ＣＰＵに移行
する。この場合も、デッドサイクル時間は１／２サイク
ル時間となる。従って、デッドサイクルは斜線を施して
示すようにシステムクロック信号の１／２サイクルで済
むことになり、第４図に示す従来例に比較して各デッド
サイクルは１／２の時間に短縮することができる。
了により、システムクロック信号は再び１／２サイクル
の時間を遅延され、システムクロック信号の位相は、前
のプロセッサ動作ＣＰＵ時に戻ることになる。そして、
デッドサイクルを挿入してプロセッサ動作ＣＰＵに移行
する。この場合も、デッドサイクル時間は１／２サイク
ル時間となる。従って、デッドサイクルは斜線を施して
示すようにシステムクロック信号の１／２サイクルで済
むことになり、第４図に示す従来例に比較して各デッド
サイクルは１／２の時間に短縮することができる。
以上説明したように、本発明は、プロセッサ動作ＣＰＵ
とダイレクトメモリアクセス動作ＤＭＡとの切替時に、
システムクロック信号の位相をほぼ１／２サイクル遅延
させて、ダイレクトメモリアクセス動作ＤＭＡの前後に
挿入するデッドサイクルを短縮したものであり、従来例
に比較してデッドサイクルの時間を半減することができ
るので、全体としてプロセッサ動作ＣＰＵが占める割合
が多くなり、処理速度を向上することができる利点があ
る。
とダイレクトメモリアクセス動作ＤＭＡとの切替時に、
システムクロック信号の位相をほぼ１／２サイクル遅延
させて、ダイレクトメモリアクセス動作ＤＭＡの前後に
挿入するデッドサイクルを短縮したものであり、従来例
に比較してデッドサイクルの時間を半減することができ
るので、全体としてプロセッサ動作ＣＰＵが占める割合
が多くなり、処理速度を向上することができる利点があ
る。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作説明図、第３図は従来例のブロック図、
第４図は従来例の動作説明図である。 １はプロセッサ、２はメモリ、３はダイレクトメモリア
クセス制御装置（ＤＭＡＣ） 、４は入出力インタフェ
ース回路、５は入出力装置（１１０）、６はシステムバ
ス、７はクロンク発生部、８は遅延回路である。
の実施例の動作説明図、第３図は従来例のブロック図、
第４図は従来例の動作説明図である。 １はプロセッサ、２はメモリ、３はダイレクトメモリア
クセス制御装置（ＤＭＡＣ） 、４は入出力インタフェ
ース回路、５は入出力装置（１１０）、６はシステムバ
ス、７はクロンク発生部、８は遅延回路である。
Claims (1)
- 【特許請求の範囲】 プロセッサ（１）とメモリ（２）とダイレクトメモリア
クセス制御装置（３）と入出力インタフェース回路（４
）とを備えたプロセッサシステムに於けるサイクルステ
ィールによるダイレクトメモリアクセス制御方式に於い
て、 プロセッサ動作から前記ダイレクトメモリアクセス制御
装置（３）の制御によるダイレクトメモリアクセス動作
に切替える時及び該ダイレクトメモリアクセス動作から
前記プロセッサ動作に切替える時に、前記プロセッサ（
１）及び前記ダイレクトメモリアクセス制御装置（３）
に加えるシステムクロック信号の位相を、ほぼ１／２サ
イクル遅延させることを特徴とするダイレクトメモリア
クセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912586A JPS6375861A (ja) | 1986-09-19 | 1986-09-19 | ダイレクトメモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912586A JPS6375861A (ja) | 1986-09-19 | 1986-09-19 | ダイレクトメモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6375861A true JPS6375861A (ja) | 1988-04-06 |
Family
ID=16730629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21912586A Pending JPS6375861A (ja) | 1986-09-19 | 1986-09-19 | ダイレクトメモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6375861A (ja) |
-
1986
- 1986-09-19 JP JP21912586A patent/JPS6375861A/ja active Pending
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