JPS6376620A - デイジタル−アナログ変換装置 - Google Patents
デイジタル−アナログ変換装置Info
- Publication number
- JPS6376620A JPS6376620A JP61223080A JP22308086A JPS6376620A JP S6376620 A JPS6376620 A JP S6376620A JP 61223080 A JP61223080 A JP 61223080A JP 22308086 A JP22308086 A JP 22308086A JP S6376620 A JPS6376620 A JP S6376620A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分解能の低いディジタル−アナログ変換手段を
用いながらも入力ディジタルデータをディジタル的に分
割することによって、高分解能のディジタル−アナログ
変換が行い得る装置を提供するものである。
用いながらも入力ディジタルデータをディジタル的に分
割することによって、高分解能のディジタル−アナログ
変換が行い得る装置を提供するものである。
従来の技術
一般的なディジタル−アナログ変換装置としてはＲ−２
Ｒラダーネツトワークを用いた装置が有名であるが、Ｍ
ＯＳ型の集積回路においては抵抗体の抵抗値の問題から
専ら分圧抵抗型のディジタル−アナログ変換装置が多用
されており、その典型的な例がＨ，Ｕ、ポスト氏とに、
ショソベ氏によるアイ・イー・イー・イーのジャーナル
・オブ・ソリッド・ステート・サーキット巻５Ｃ−１８
第３号第２９７〜３０１頁におけるｒ１４ビット単調型
ＮＭＯ３−Ｄ／Ａ変換器Ｊ （＋（、Ｕ ＰＯ３Ｔ
ａｎｄＫ、５ＣＩ（ＯＰＰＥ ”八 １４ Ｂｉｔ
Ｍｏｎｏｔｏｎｉｃ ＮＨＯ２Ｄ／八 Ｃｏｎ−
ｖｅｒｔｅｒ、 ”ＩＥＥＥ Ｊ、 ５ｏｌｉｄ−３ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ。
Ｒラダーネツトワークを用いた装置が有名であるが、Ｍ
ＯＳ型の集積回路においては抵抗体の抵抗値の問題から
専ら分圧抵抗型のディジタル−アナログ変換装置が多用
されており、その典型的な例がＨ，Ｕ、ポスト氏とに、
ショソベ氏によるアイ・イー・イー・イーのジャーナル
・オブ・ソリッド・ステート・サーキット巻５Ｃ−１８
第３号第２９７〜３０１頁におけるｒ１４ビット単調型
ＮＭＯ３−Ｄ／Ａ変換器Ｊ （＋（、Ｕ ＰＯ３Ｔ
ａｎｄＫ、５ＣＩ（ＯＰＰＥ ”八 １４ Ｂｉｔ
Ｍｏｎｏｔｏｎｉｃ ＮＨＯ２Ｄ／八 Ｃｏｎ−
ｖｅｒｔｅｒ、 ”ＩＥＥＥ Ｊ、 ５ｏｌｉｄ−３ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ。
５Ｃ−１８，Ｎｏ、３． ｐｐ２９７−３０Ｌ Ｊｕｎ
ｅ １９８３．以下、文献１と略記する。）に示されて
いる。
ｅ １９８３．以下、文献１と略記する。）に示されて
いる。
発明が解決しようとする問題点
ところで、前記文献１に示されるような分圧抵抗型のデ
ィジタル−アナログ変換装置は、複数のタップを有する
抵抗分圧回路と、前記複数のタップと出力端子の間に接
続された複数のスイッチングトランジスタと入力データ
に応じて前記スイッチングトランジスタを個々に導通せ
しめるデコーダを備えているが、一般的に、ｎビットの
ディジクルーアナログ変換装置を実現するためには２０
個のタップとスイッチング回路を必要とする。前記文献
１には粗分圧抵抗回路と密分圧抵抗回路を組み合わせる
ことにより、少ないタップ数で高分解能の変換装置を実
現した例が紹介されているが、粗分圧抵抗回路と密分圧
抵抗回路を結合させるためのスイッチングトランジスタ
のオン抵抗が問題となり、結果的にサイズ（チャネル幅
）の極端に大きなスイッチングトランジスタが必要にな
るなどの問題点を有している。
ィジタル−アナログ変換装置は、複数のタップを有する
抵抗分圧回路と、前記複数のタップと出力端子の間に接
続された複数のスイッチングトランジスタと入力データ
に応じて前記スイッチングトランジスタを個々に導通せ
しめるデコーダを備えているが、一般的に、ｎビットの
ディジクルーアナログ変換装置を実現するためには２０
個のタップとスイッチング回路を必要とする。前記文献
１には粗分圧抵抗回路と密分圧抵抗回路を組み合わせる
ことにより、少ないタップ数で高分解能の変換装置を実
現した例が紹介されているが、粗分圧抵抗回路と密分圧
抵抗回路を結合させるためのスイッチングトランジスタ
のオン抵抗が問題となり、結果的にサイズ（チャネル幅
）の極端に大きなスイッチングトランジスタが必要にな
るなどの問題点を有している。
問題点を解決するための手段
前記した問題点を解決するために本発明のディジタル−
アナログ変換装置は、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段と、ディジタル−アナログ変換手段と、前記分
配手段からの複数のデータを時分割で前記変換手段に供
給するスイッチング手段を備えている。
アナログ変換装置は、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段と、ディジタル−アナログ変換手段と、前記分
配手段からの複数のデータを時分割で前記変換手段に供
給するスイッチング手段を備えている。
作用
本発明では前記した構成によって、タップ数を増加させ
ることなく、また、スイッチングトランジスタのサイズ
を大きくすることなく高精度のディジタル−アナログ変
換装置を得ることができる。
ることなく、また、スイッチングトランジスタのサイズ
を大きくすることなく高精度のディジタル−アナログ変
換装置を得ることができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における１０ビツトのディジ
タル−アナログ変換装置のブロック図を示したものであ
る。第１図において、アナログ値に変換するディジタル
データが格納される１０ビツトのレジスタ１００の出力
のうちＬＳＢ （最小位ビット）がアダー２００のキャ
リー入力端子２０１に供給され、Ｌ Ｓ Ｂを除く９ビ
ツトのデータが前記アダー２００のデータ入力端子群と
ハススイッチャ−３００の一方の入力端子群に供給され
ている。また、前記アダー２００の出力は前記バススイ
ッチャ−３００の他方の入力端子群に供給され、前記パ
ススイッチャ−３００からの９ビツトの出力はＤ−Ａネ
ットワーク４００に供給され、前記Ｄ−Ａネットワーク
４００の出力がアナログ出力端子５０に印加されている
。なお、前記パススイッチャ−３００はタイミングジェ
ネレータ５００からの方形波信号によって２系統の入力
データを交互に前記Ｄ−Ａネットワーク４００に送出す
るように構成されている。
タル−アナログ変換装置のブロック図を示したものであ
る。第１図において、アナログ値に変換するディジタル
データが格納される１０ビツトのレジスタ１００の出力
のうちＬＳＢ （最小位ビット）がアダー２００のキャ
リー入力端子２０１に供給され、Ｌ Ｓ Ｂを除く９ビ
ツトのデータが前記アダー２００のデータ入力端子群と
ハススイッチャ−３００の一方の入力端子群に供給され
ている。また、前記アダー２００の出力は前記バススイ
ッチャ−３００の他方の入力端子群に供給され、前記パ
ススイッチャ−３００からの９ビツトの出力はＤ−Ａネ
ットワーク４００に供給され、前記Ｄ−Ａネットワーク
４００の出力がアナログ出力端子５０に印加されている
。なお、前記パススイッチャ−３００はタイミングジェ
ネレータ５００からの方形波信号によって２系統の入力
データを交互に前記Ｄ−Ａネットワーク４００に送出す
るように構成されている。
以上のように構成されたディジタル−アナログ変換装置
についてその動作を説明する。
についてその動作を説明する。
まず、バススイッチャ−３００の一方の入力端子群には
レジスタ１００の２ビツト目から１０ビツト目までの出
力データ（ＤＩ〜Ｄ９）が供給され、アダー２００はそ
のキャリー入力端子２０１に供給されるレジスタ１００
のＬＳＢ出力が“０゛であるときには、入力データをそ
のままパススイッチャ−３００の他方の入力端子群に送
出するが、ＬＳＢ出力が°１゛であるときには入力デー
タをインクリメントしたうえでバススイッチャ−３００
の他方の入力端子群に送出する。その結果、ＬＳＢ出力
が“０″のときにはバススイッチャ−３００の両方の入
力端子群に供給される９ビツトのデータは等しくなるが
、Ｌ Ｓ Ｂのレベルが“１゛のときにはレジスタ１０
０の出力データの上位９ビツトのデータがアダー２００
によってインクリメントされたうえでパススイッチャ−
３００の片方の入力端子群に供給される。これはレジス
タ１００に供給される１０ビツトの人力ディジタルデー
タを各々の和がもとの値に等しくなるように２組の９ビ
ツトのデータに分配することにほかならない。たとえば
、人力データとして［０１１１１１１１１１コが与えら
れたときにはパススイッチャ−３００の一方の入力端子
群には［０１１１１１１１１］のデータが供給され、他
方の入力端子群には［１００００００００］のデータが
供給されるがこれらの和はもとのデータに等しくなる。
レジスタ１００の２ビツト目から１０ビツト目までの出
力データ（ＤＩ〜Ｄ９）が供給され、アダー２００はそ
のキャリー入力端子２０１に供給されるレジスタ１００
のＬＳＢ出力が“０゛であるときには、入力データをそ
のままパススイッチャ−３００の他方の入力端子群に送
出するが、ＬＳＢ出力が°１゛であるときには入力デー
タをインクリメントしたうえでバススイッチャ−３００
の他方の入力端子群に送出する。その結果、ＬＳＢ出力
が“０″のときにはバススイッチャ−３００の両方の入
力端子群に供給される９ビツトのデータは等しくなるが
、Ｌ Ｓ Ｂのレベルが“１゛のときにはレジスタ１０
０の出力データの上位９ビツトのデータがアダー２００
によってインクリメントされたうえでパススイッチャ−
３００の片方の入力端子群に供給される。これはレジス
タ１００に供給される１０ビツトの人力ディジタルデー
タを各々の和がもとの値に等しくなるように２組の９ビ
ツトのデータに分配することにほかならない。たとえば
、人力データとして［０１１１１１１１１１コが与えら
れたときにはパススイッチャ−３００の一方の入力端子
群には［０１１１１１１１１］のデータが供給され、他
方の入力端子群には［１００００００００］のデータが
供給されるがこれらの和はもとのデータに等しくなる。
一方、バススイッチャ−３００はタイミングジェネレー
タ５００からの方形波信号に同期してこれらのデータを
交互に切り換えてＤ−Ａネットワーク４００に送出する
ので、方形波信号の１周期を基準に考えると、レジスタ
１００の出力データのＬＳＢの変化もアナログ出力端子
５０に供給される直流電圧に反映され、実質的にＤ−Ａ
ネットワーク４００そのものの分解能の２倍の分解能が
得られることになる。
タ５００からの方形波信号に同期してこれらのデータを
交互に切り換えてＤ−Ａネットワーク４００に送出する
ので、方形波信号の１周期を基準に考えると、レジスタ
１００の出力データのＬＳＢの変化もアナログ出力端子
５０に供給される直流電圧に反映され、実質的にＤ−Ａ
ネットワーク４００そのものの分解能の２倍の分解能が
得られることになる。
すなわち、第１図に示したディジタル−アナログ変換装
置は、入力ディジタルデータを各々の和がもとの値に等
しくなるように２組のデータに分配したうえで、これら
の２組のデータを交互にディジタル−アナログ変換器に
供給していることになる。
置は、入力ディジタルデータを各々の和がもとの値に等
しくなるように２組のデータに分配したうえで、これら
の２組のデータを交互にディジタル−アナログ変換器に
供給していることになる。
つぎに、第２図は第１図の装置のより具体的な構成例を
示した論理回路図であり、第１図に示したブロックと同
様の動作をするブロックについては同一図番で示してい
る。第１図に示したディジタル−アナログ変換装置では
ハススイッチャ−３００は２組の入力端子群を有してい
るが、第２Ｍの装置では４組の入力端子群を有しており
、それぞれには第１のアダー２００と第２のアダー６０
０、第３のアダー７００の出力データとレジスタ１００
（データラッチ）の上位８ビツトの出力データが供給
されている。また、４ビツトのリングカウンタによって
構成されたタイミングジェネレータ５００の各ビットの
出力信号によってパススイッチャ−３００を構成する４
組の３ステ一トインバータ群のいずれかがアクティブ状
態にされる。したがって、第２図に示したディジタル−
アナログ変換装置では、レジスタ１００に供給される１
０ビツトの入力ディジタルデータを各々の和がもとの値
に等しくなるように４組のデータに分配したうえで、こ
れらの４組のデータを時分割で８ビツトのＤ−Ａネット
ワーク４００に供給していることになり、８ビツトの分
解能しか有さないＤ−Ａネットワーク４００を用いなが
ら、全体としては１０ビツトのディジタル−アナログ変
換装置が得られる。なお、第２図において、アダー２０
０．６００，７００はいずれもそのＭＳＢ（最上位ビッ
ト）のキャリーが発生すると全ピントの出力データを一
義的に［１１１・・・・・・１１］に固定するように構
成されているので、レジスタ１００に供給される１０ビ
ツトの入力データが［１１１・・・・・・１１］であっ
てもアナログ出力端子５０の出力電圧が突然０にまで降
下することはない。
示した論理回路図であり、第１図に示したブロックと同
様の動作をするブロックについては同一図番で示してい
る。第１図に示したディジタル−アナログ変換装置では
ハススイッチャ−３００は２組の入力端子群を有してい
るが、第２Ｍの装置では４組の入力端子群を有しており
、それぞれには第１のアダー２００と第２のアダー６０
０、第３のアダー７００の出力データとレジスタ１００
（データラッチ）の上位８ビツトの出力データが供給
されている。また、４ビツトのリングカウンタによって
構成されたタイミングジェネレータ５００の各ビットの
出力信号によってパススイッチャ−３００を構成する４
組の３ステ一トインバータ群のいずれかがアクティブ状
態にされる。したがって、第２図に示したディジタル−
アナログ変換装置では、レジスタ１００に供給される１
０ビツトの入力ディジタルデータを各々の和がもとの値
に等しくなるように４組のデータに分配したうえで、こ
れらの４組のデータを時分割で８ビツトのＤ−Ａネット
ワーク４００に供給していることになり、８ビツトの分
解能しか有さないＤ−Ａネットワーク４００を用いなが
ら、全体としては１０ビツトのディジタル−アナログ変
換装置が得られる。なお、第２図において、アダー２０
０．６００，７００はいずれもそのＭＳＢ（最上位ビッ
ト）のキャリーが発生すると全ピントの出力データを一
義的に［１１１・・・・・・１１］に固定するように構
成されているので、レジスタ１００に供給される１０ビ
ツトの入力データが［１１１・・・・・・１１］であっ
てもアナログ出力端子５０の出力電圧が突然０にまで降
下することはない。
さらに、第３図は本発明の別の実施例を示した論理回路
図であり、第２図に示した装置では３組のアダーを用い
ることによって１０ビツトのデータを４組の８ビツトの
データに分配しているが、第３図の装置では１個のイン
クリメンタ（アダーの変形）８００と簡単なデコーダ９
００によって同等の機能を実現しており、たとえば、入
力データの下位２ビツトのデータが［１１］であれば、
タイミングジェネレータ５００の４クロツクサイクルの
うち３サイクルまでインクリメンタ８００の出力データ
がＤ−Ａネットワーク４００に供給される。
図であり、第２図に示した装置では３組のアダーを用い
ることによって１０ビツトのデータを４組の８ビツトの
データに分配しているが、第３図の装置では１個のイン
クリメンタ（アダーの変形）８００と簡単なデコーダ９
００によって同等の機能を実現しており、たとえば、入
力データの下位２ビツトのデータが［１１］であれば、
タイミングジェネレータ５００の４クロツクサイクルの
うち３サイクルまでインクリメンタ８００の出力データ
がＤ−Ａネットワーク４００に供給される。
発明の効果
本発明のディジタル−アナログ変換装置は以上の説明か
らも明らかなように、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段（実施例においてはアダー２００，６００，７
００あるいはインクリメンタ８００とデコーダ９００に
よって構成されている。）と、ディジタル−アナログ変
換手段（実施例においてはＤ−Ａネットワーク４００に
よって構成されている。）と、前記分配手段からの複数
のデータを時分割で前記変換手段に供給するスイッチン
グ手段（実施例においてはパススイッチャ−３００によ
って構成されている。）を備えたことを特徴とするもの
で、簡単な構成で高精度のディジタル−アナログ変換装
置を得ることができ、大なる効果を奏する。
らも明らかなように、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段（実施例においてはアダー２００，６００，７
００あるいはインクリメンタ８００とデコーダ９００に
よって構成されている。）と、ディジタル−アナログ変
換手段（実施例においてはＤ−Ａネットワーク４００に
よって構成されている。）と、前記分配手段からの複数
のデータを時分割で前記変換手段に供給するスイッチン
グ手段（実施例においてはパススイッチャ−３００によ
って構成されている。）を備えたことを特徴とするもの
で、簡単な構成で高精度のディジタル−アナログ変換装
置を得ることができ、大なる効果を奏する。
第１図は本発明の一実施例におけるディジタル−アナロ
グ変換装置のブロック図、第２図は第１図の装置の具体
例を示す論理回路図、第３図は本発明の別の実施例を示
す論理回路図である。 ２００・・・・・・アダー、３００・・・・・・パスス
イッチャ−１４００・・・・・・Ｄ−Ａネットワーク。
グ変換装置のブロック図、第２図は第１図の装置の具体
例を示す論理回路図、第３図は本発明の別の実施例を示
す論理回路図である。 ２００・・・・・・アダー、３００・・・・・・パスス
イッチャ−１４００・・・・・・Ｄ−Ａネットワーク。
Claims (1)
- 入力ディジタルデータを各々の和がもとの値に等しくな
るように複数のデータに分配する分配手段と、ディジタ
ル−アナログ変換手段と、前記分配手段からの複数のデ
ータを時分割で前記変換手段に供給するスイッチング手
段を具備してなるディジタル−アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223080A JPS6376620A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223080A JPS6376620A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376620A true JPS6376620A (ja) | 1988-04-06 |
Family
ID=16792524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223080A Pending JPS6376620A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376620A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
-
1986
- 1986-09-19 JP JP61223080A patent/JPS6376620A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
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