JPS6377162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6377162A JPS6377162A JP22255986A JP22255986A JPS6377162A JP S6377162 A JPS6377162 A JP S6377162A JP 22255986 A JP22255986 A JP 22255986A JP 22255986 A JP22255986 A JP 22255986A JP S6377162 A JPS6377162 A JP S6377162A
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- mos
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
貼り付は方法を用いて形成した５ｉｌｉｃｏｎ−Ｏｎ−
Ｉｎｓｕｌａｔｏｒ（以下ｓｏｒと称する）基板に形成
するＭＯＳ−ＦＥＴの製造方法であって、絶縁膜を介し
てＳｉウェハどうしを貼り付けたのち、片方のＳｉウェ
ハを薄層化して活性層とし、その活性層にＭＯＳ−ＦＥ
Ｔを形成する際、この活性層と対向して基板となるＳｉ
ウェハに、前記ＭＯＳ−ＦＥＴのソース或いはドレイン
領域に添加されている不純物原子と異なる導電型の不純
物原子が含まれるようにして、活性層に形成されるＭＯ
Ｓ−ＦＥＴのバンクチャネル電流を防止するようにした
もの。
Ｉｎｓｕｌａｔｏｒ（以下ｓｏｒと称する）基板に形成
するＭＯＳ−ＦＥＴの製造方法であって、絶縁膜を介し
てＳｉウェハどうしを貼り付けたのち、片方のＳｉウェ
ハを薄層化して活性層とし、その活性層にＭＯＳ−ＦＥ
Ｔを形成する際、この活性層と対向して基板となるＳｉ
ウェハに、前記ＭＯＳ−ＦＥＴのソース或いはドレイン
領域に添加されている不純物原子と異なる導電型の不純
物原子が含まれるようにして、活性層に形成されるＭＯ
Ｓ−ＦＥＴのバンクチャネル電流を防止するようにした
もの。
本発明は半導体装置の製造方法に係わり、特に貼り付は
法により形成したＳｏ１基板を用いたＭＯＳ−ＦＥＴの
製造方法に関する。
法により形成したＳｏ１基板を用いたＭＯＳ−ＦＥＴの
製造方法に関する。
二酸化シリコン膜（ＳｉＯ□）を表面に形成した２枚の
Ｓｉウェハを、ＳｉＯ□膜を対向させて重ね合わせた後
、加熱して接着してＳＯ１基板を形成後、一方のＳｉウ
ェハを研磨して薄層化して、Ｓｉの薄層よりなる活性層
を形成し、この活性層に半導体素子を形成するｓｏｒ基
板を用いた半導体装置の製造方法が開発されている。
Ｓｉウェハを、ＳｉＯ□膜を対向させて重ね合わせた後
、加熱して接着してＳＯ１基板を形成後、一方のＳｉウ
ェハを研磨して薄層化して、Ｓｉの薄層よりなる活性層
を形成し、この活性層に半導体素子を形成するｓｏｒ基
板を用いた半導体装置の製造方法が開発されている。
このＳｏ１基板に半導体素子を形成すると素子間分離領
域の形成工程が容易で、かつ形成される素子の浮遊容量
が減少する等の利点が有るため、ＭＯＳ型半導体装置を
高集積化して基板に形成する際に最近多く利用されるよ
うに成ってきている。
域の形成工程が容易で、かつ形成される素子の浮遊容量
が減少する等の利点が有るため、ＭＯＳ型半導体装置を
高集積化して基板に形成する際に最近多く利用されるよ
うに成ってきている。
従来、第７図に示すように、前記したＳＯＩ構造の半導
体素子形成用基板に類似したＳＯＳ構造の基）反（５ｉ
ｌｉｃｏｎ−Ｏｎ−Ｓａｐｐｈｉｒｅ）にＮチャネル型
のＭＯＳ−ＦＥＴを形成する場合は、サファイア基板１
に近い側のＳｉＮ２にＰ型の不純物原子を高濃度にドー
プしてＰ型の高濃度層３を形成する。
体素子形成用基板に類似したＳＯＳ構造の基）反（５ｉ
ｌｉｃｏｎ−Ｏｎ−Ｓａｐｐｈｉｒｅ）にＮチャネル型
のＭＯＳ−ＦＥＴを形成する場合は、サファイア基板１
に近い側のＳｉＮ２にＰ型の不純物原子を高濃度にドー
プしてＰ型の高濃度層３を形成する。
そしてこのＳｉ層層上上形成されるＮチャネル型のＭＯ
Ｓ−ＦＥＴｏＳｉ層２の裏面にバックチャネル電流゛
が流れるのを防止する方法を採っていた。
Ｓ−ＦＥＴｏＳｉ層２の裏面にバックチャネル電流゛
が流れるのを防止する方法を採っていた。
然し、本発明のように絶縁膜を介してＳｉウェハを貼り
付けた構造のＳＯ１基板にＭＯＳ−ＦＥＴを形成した実
例は少なく、このような絶縁膜を介してＳｉウェハを貼
り付けた構造のＳＯ１基板にＭＯＳ−ＦＥＴを形成した
場合のバックチャネル電流が注目されるには至っていな
い。
付けた構造のＳＯ１基板にＭＯＳ−ＦＥＴを形成した実
例は少なく、このような絶縁膜を介してＳｉウェハを貼
り付けた構造のＳＯ１基板にＭＯＳ−ＦＥＴを形成した
場合のバックチャネル電流が注目されるには至っていな
い。
然しなから、特に貼り付は法によるＳＯｔ基板に於ける
Ｓｔ／ ５ｉｎｓ（絶縁物）の界面は、通常の熱酸化に
よる５ｉ０２膜／バルクＳｉの界面と同程度に界面の結
晶構造の乱れが少ないため、その界面にバックチャネル
電流が極めて流れやすい。
Ｓｔ／ ５ｉｎｓ（絶縁物）の界面は、通常の熱酸化に
よる５ｉ０２膜／バルクＳｉの界面と同程度に界面の結
晶構造の乱れが少ないため、その界面にバックチャネル
電流が極めて流れやすい。
貼り付は法によるＳＯＩ基板でも、ＳＯＳ基板の場合と
同様、イオン注入によってバックチャネルを制御するこ
とは可能であるが、この方法は極めて高い精度のイオン
注入が必要であると共に、バックチャネルを完全に制御
できない、或いはＭＯＳ−ＦＥＴの特性に悪影響を与え
る等の欠点がある。
同様、イオン注入によってバックチャネルを制御するこ
とは可能であるが、この方法は極めて高い精度のイオン
注入が必要であると共に、バックチャネルを完全に制御
できない、或いはＭＯＳ−ＦＥＴの特性に悪影響を与え
る等の欠点がある。
このバックチャネル電流が発生すると、見掛は主活性層
に形成されるソース領域とドレイン領域間のリーク電流
が増大した形となり、形成される素子の正常な動作の妨
げとなる。
に形成されるソース領域とドレイン領域間のリーク電流
が増大した形となり、形成される素子の正常な動作の妨
げとなる。
本発明は上記した問題点を除去し、貼り付は方法を用い
たＳＯＩ構造の基板にＭＯＳ−ＦＥＴを形成した場合、
その半導体素子のバックチャネル電流を防止した半導体
装置の製造方法の提供を目的とする。
たＳＯＩ構造の基板にＭＯＳ−ＦＥＴを形成した場合、
その半導体素子のバックチャネル電流を防止した半導体
装置の製造方法の提供を目的とする。
本発明の半導体装置の製造方法は、絶縁膜を介して２枚
のシリコンウェハを対向させて貼着した後、片方のシリ
コンウェハを薄層化して素子形成用のシリコン活性層を
形成後、この活性層にＭＯＳ型半導体素子を形成する場
合に於いて、活性層に形成されるＭ ＯＳ型半導体素子
のソース或いはドレイン領域の導電型と異なる導電型の
不純物原子を、前記活性層を形成したシリコンウェハと
対向するシリコンウェハの表面に添加することを特徴と
する。
のシリコンウェハを対向させて貼着した後、片方のシリ
コンウェハを薄層化して素子形成用のシリコン活性層を
形成後、この活性層にＭＯＳ型半導体素子を形成する場
合に於いて、活性層に形成されるＭ ＯＳ型半導体素子
のソース或いはドレイン領域の導電型と異なる導電型の
不純物原子を、前記活性層を形成したシリコンウェハと
対向するシリコンウェハの表面に添加することを特徴と
する。
本発明の半導体装置の製造方法は、ＭＯＳ−ＦＥＴが形
成される活性層と対向し、基板となる側のＳｉウェハに
、活性層と逆の導電型を有する不純物原子が添加されて
いるＳｉウェハを用いることで、活性層と同一の導電型
のソースおよびドレイン領域を有するＭＯＳ−ＦＥＴの
裏面で発生するバックチャネルの闇値電圧を高くするこ
とで、このバックチャネル電流を防止する。
成される活性層と対向し、基板となる側のＳｉウェハに
、活性層と逆の導電型を有する不純物原子が添加されて
いるＳｉウェハを用いることで、活性層と同一の導電型
のソースおよびドレイン領域を有するＭＯＳ−ＦＥＴの
裏面で発生するバックチャネルの闇値電圧を高くするこ
とで、このバックチャネル電流を防止する。
以下、図面を用いながら本発明の一実施例につき詳細に
説明する。
説明する。
第１図に示すように、活性層形成用としてのＰ型のＳｉ
ウェハ１１上に熱酸化法により、表面に厚さが１μｍ程
度のＳｉＯ□膜１２全１２する。
ウェハ１１上に熱酸化法により、表面に厚さが１μｍ程
度のＳｉＯ□膜１２全１２する。
次いで第２図に示すように、基板形成用としての不純物
濃度が１０”／ ｃｓａ″′以上のＰ２型のＳｉウェハ
、あるいは表面にＰ型の不純物原子を不純物濃度が１０
”／ ａｍ’以上になるように導入して形成した高濃度
Ｐ型１１３を有するＳｉウェハ１４の上に前記したよう
な熱酸化法を用いて表面に厚さが１μｍ程度のＳｉｎｇ
膜１２膜形２する。
濃度が１０”／ ｃｓａ″′以上のＰ２型のＳｉウェハ
、あるいは表面にＰ型の不純物原子を不純物濃度が１０
”／ ａｍ’以上になるように導入して形成した高濃度
Ｐ型１１３を有するＳｉウェハ１４の上に前記したよう
な熱酸化法を用いて表面に厚さが１μｍ程度のＳｉｎｇ
膜１２膜形２する。
次いで第３図に示すように、上記Ｓｉ０ｇ膜１２を形成
したＳｉウェハ１１と１４とをＳｉｎｇ膜１２膜形２よ
うにして対向して重ね合わせ、８００℃の温度で不活性
ガスの雰囲気内で加熱することで貼着する。
したＳｉウェハ１１と１４とをＳｉｎｇ膜１２膜形２よ
うにして対向して重ね合わせ、８００℃の温度で不活性
ガスの雰囲気内で加熱することで貼着する。
次いで第４図に示すように、活性層用のＳｉウェハ１１
を裏面側より研磨およびエツチングすることで１μｍ程
度の厚さに成るまで薄層化し、素子形成領域となる活性
層１１八を形成する。
を裏面側より研磨およびエツチングすることで１μｍ程
度の厚さに成るまで薄層化し、素子形成領域となる活性
層１１八を形成する。
更に第５図に示すように活性層１１Ａの上にゲート用の
５ｉＯｚ膜１５を形成した後、所定の領域を活性Ｊｉｌ
ｌＡの底部に到達するまでエツチングして素子間分離用
の開口部１６を形成する。
５ｉＯｚ膜１５を形成した後、所定の領域を活性Ｊｉｌ
ｌＡの底部に到達するまでエツチングして素子間分離用
の開口部１６を形成する。
次いで第６図に示すように、ゲート酸化膜１５上に所定
のパターンのポリＳｉよりなるゲート電極１７を形成し
た後、砒素または燐等のＮ型の不純物原子をイオン注入
してソース領域１８、およびドレイン領域１９を形成す
る。
のパターンのポリＳｉよりなるゲート電極１７を形成し
た後、砒素または燐等のＮ型の不純物原子をイオン注入
してソース領域１８、およびドレイン領域１９を形成す
る。
このようにすれば、活性層１１Ａに近接した基板用のＳ
ｉウェハ１４の表面にはソース領域１８、ドレイン領域
１９およびゲート電極１７の導電型に対して逆導電型、
即ちＳＬ活性層１１Ａと同一導電型の高濃度の不純物が
添加されているため、バックチャネル２０の闇値電圧が
表面チャネル２１の闇値電圧より高く保つことができる
。そのため、バックゲートバイアス電圧を印加する複雑
な機構、或いはＳＯＳ基板に見られるような界面への高
精度なイオン注入を採らなくとも、バックチャネル電流
が流れるのが防止される。
ｉウェハ１４の表面にはソース領域１８、ドレイン領域
１９およびゲート電極１７の導電型に対して逆導電型、
即ちＳＬ活性層１１Ａと同一導電型の高濃度の不純物が
添加されているため、バックチャネル２０の闇値電圧が
表面チャネル２１の闇値電圧より高く保つことができる
。そのため、バックゲートバイアス電圧を印加する複雑
な機構、或いはＳＯＳ基板に見られるような界面への高
精度なイオン注入を採らなくとも、バックチャネル電流
が流れるのが防止される。
尚、本実施例に於いては、貼り付は法を用いたＳｏｌ基
板にＮチャネル型のＭＯＳ−ＦＥＴを形成した場合につ
いて説明したが、Ｐチャネル型のＭＯＳ−ＦＥＴを形成
する場合に於いても、基板側となるＳｔウェハにＰチャ
ネル型のＭＯＳ−ＦＥＴのソース、およびドレイン領域
を形成する不純物と逆導電型の不純物を導入するように
すると良いことは熱論である。
板にＮチャネル型のＭＯＳ−ＦＥＴを形成した場合につ
いて説明したが、Ｐチャネル型のＭＯＳ−ＦＥＴを形成
する場合に於いても、基板側となるＳｔウェハにＰチャ
ネル型のＭＯＳ−ＦＥＴのソース、およびドレイン領域
を形成する不純物と逆導電型の不純物を導入するように
すると良いことは熱論である。
以上述べたように、本発明の半導体装置の製造方法によ
れば、簡単な方法で貼り付けＳｏｌ基板に形成したＭＯ
Ｓ−ＦＥＴにバックチャネル電流が発生しない高信頼度
の半導体装置が得られる効果がある。
れば、簡単な方法で貼り付けＳｏｌ基板に形成したＭＯ
Ｓ−ＦＥＴにバックチャネル電流が発生しない高信頼度
の半導体装置が得られる効果がある。
第１図より第６図までは本発明の半導体装置の製造方法
を工程順に示す断面図、 第７図は従来の半導体装置の製造を説明するための断面
図である。 図に於いて、 １１．１４はＳｔウェハ、１１Ａは活性層、１２はＳｉ
Ｏ□膜、１３は高濃度Ｐ型層、１５はゲート酸化膜、１
６は開口部、１７はゲート電極、１８はソース領域、１
９はドレイン領域、２０はバックチャネル、２１は表面
チャネルを示す。 本児シバ＊５ｉｏｚ膿形ペエオｉ図 ＠ １ ■ 径−門涜力ｕＳｉ○２膜形成工謹図 ＠ ２ ■ 第 ３ 図 本柘朔３１うエハーり博屓、ｆｌ、Ｉ−鼠図第 ４ 図 」＼耳とロ月シケニト丙（）と用鮒’ＲＪシ澗ロ嘉ｐ形
〃ズエ↑【５ハ第 ５ 図 第６図 ｆｃＸシ那云乏悦マハｒろ２ｔり断面図第７図
を工程順に示す断面図、 第７図は従来の半導体装置の製造を説明するための断面
図である。 図に於いて、 １１．１４はＳｔウェハ、１１Ａは活性層、１２はＳｉ
Ｏ□膜、１３は高濃度Ｐ型層、１５はゲート酸化膜、１
６は開口部、１７はゲート電極、１８はソース領域、１
９はドレイン領域、２０はバックチャネル、２１は表面
チャネルを示す。 本児シバ＊５ｉｏｚ膿形ペエオｉ図 ＠ １ ■ 径−門涜力ｕＳｉ○２膜形成工謹図 ＠ ２ ■ 第 ３ 図 本柘朔３１うエハーり博屓、ｆｌ、Ｉ−鼠図第 ４ 図 」＼耳とロ月シケニト丙（）と用鮒’ＲＪシ澗ロ嘉ｐ形
〃ズエ↑【５ハ第 ５ 図 第６図 ｆｃＸシ那云乏悦マハｒろ２ｔり断面図第７図
Claims (1)
- 【特許請求の範囲】 絶縁膜（１２）を介して２枚のシリコンウェハ（１１、
１４）を対向させて貼着した後、片方のシリコンウェハ
（１１）を薄層化して素子形成用のシリコン活性層（１
１Ａ）を形成後、該活性層（１１Ａ）にＭＯＳ型半導体
素子を形成する方法に於いて、 前記活性層（１１Ａ）を形成したシリコンウェハ（１１
）と対向する基板側のシリコンウェハ（１４）に、前記
活性層（１１Ａ）に形成されるＭＯＳ型半導体素子のソ
ース（１８）或いはドレイン領域（１９）の導電型と異
なる導電型の不純物原子を、予め添加することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22255986A JPS6377162A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22255986A JPS6377162A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6377162A true JPS6377162A (ja) | 1988-04-07 |
Family
ID=16784348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22255986A Pending JPS6377162A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6377162A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150282A (en) * | 1975-06-19 | 1976-12-23 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
| JPS6055664A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | 半導体装置 |
-
1986
- 1986-09-19 JP JP22255986A patent/JPS6377162A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150282A (en) * | 1975-06-19 | 1976-12-23 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
| JPS6055664A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | 半導体装置 |
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