JPH0586074B2 - - Google Patents
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- Publication number
- JPH0586074B2 JPH0586074B2 JP62073253A JP7325387A JPH0586074B2 JP H0586074 B2 JPH0586074 B2 JP H0586074B2 JP 62073253 A JP62073253 A JP 62073253A JP 7325387 A JP7325387 A JP 7325387A JP H0586074 B2 JPH0586074 B2 JP H0586074B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- film
- gate
- semiconductor
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMISFET製造方法に関する。
近年、SOI基板（Semiconductor on
Insulator）を用いた積層デバイスが多く考案さ
れている。その一例として、A.H.Shahらによる
積層CMOS SRAM（1984.シンポジウム オン
ブイエルエスアイシンポジウム，ダイジエスト
オブ テクニカルペーパース，（1984，
Symposium on VLSI Technology，Digest of
Technical papers））がある。その構造を第２図
に示す。図より、ゲート電極３をnMOSFETと
pMOSFETとを共通に使用していることがわか
る。
Insulator）を用いた積層デバイスが多く考案さ
れている。その一例として、A.H.Shahらによる
積層CMOS SRAM（1984.シンポジウム オン
ブイエルエスアイシンポジウム，ダイジエスト
オブ テクニカルペーパース，（1984，
Symposium on VLSI Technology，Digest of
Technical papers））がある。その構造を第２図
に示す。図より、ゲート電極３をnMOSFETと
pMOSFETとを共通に使用していることがわか
る。
〔発明が解決しようとする問題点〕
しかしながら、上層に位置するpMOSFET用
の半導体膜表面が平坦化されていないため、ソー
ス・ドレイン領域を形成するときに、イオン注入
用マスクとして使用するフオトレジストの露光精
度が上がらず、これが素子の微細化にとつて欠点
となつている。
の半導体膜表面が平坦化されていないため、ソー
ス・ドレイン領域を形成するときに、イオン注入
用マスクとして使用するフオトレジストの露光精
度が上がらず、これが素子の微細化にとつて欠点
となつている。
本発明の目的はこのような従来の欠点を除去し
たMISFET製造方法を提供することにある。
たMISFET製造方法を提供することにある。
本発明はSOI基板を用いたMISFET製造方法に
おいて、半導体基板上に絶縁膜とゲート電極とを
順次形成し、その後、前記ゲート電極表面にゲー
ト絶縁膜を成長させ、更に前記ゲート電極膜厚と
ゲート絶縁膜厚との合計膜厚より厚い半導体膜を
形成したのち、前記ゲート絶縁膜が露出しない程
度に前記半導体膜表面を平坦化し、次にチヤネル
領域となる部分にイオン注入用マスクを形成した
のち、イオン注入によりソースおよびドレイン領
域を形成することを特徴とするMISFET製造方
法である。
おいて、半導体基板上に絶縁膜とゲート電極とを
順次形成し、その後、前記ゲート電極表面にゲー
ト絶縁膜を成長させ、更に前記ゲート電極膜厚と
ゲート絶縁膜厚との合計膜厚より厚い半導体膜を
形成したのち、前記ゲート絶縁膜が露出しない程
度に前記半導体膜表面を平坦化し、次にチヤネル
領域となる部分にイオン注入用マスクを形成した
のち、イオン注入によりソースおよびドレイン領
域を形成することを特徴とするMISFET製造方
法である。
以下、本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
ここで、MISFETとして、シリコンを用いた
nMOSFETを例にとつて説明する。シリコンは
他の半導体膜でも、また、nMOSFET以外に
pMOSFETでも可能である。
nMOSFETを例にとつて説明する。シリコンは
他の半導体膜でも、また、nMOSFET以外に
pMOSFETでも可能である。
第１図ａにおいて、Si基板１上にまず1μmSiO2
２を熱酸化法により形成する。つぎに、n+poly
−SiをLPCVD法により0.5μm成長したのち、ゲ
ート電極３をレジスト工程およびエツチング工程
により形成する。つぎに、熱酸化法を用いてゲー
ト電極３の表面に絶縁膜としてゲート酸化膜４を
400Å成長させる。その後、第１図ｂに示すよう
に0.7μmの膜厚を有するSi薄膜５を堆積させる。
このSi薄膜５の表面にはゲート電極３の形状に対
応した凹凸が形成される。この凹凸を平坦化する
ために機械化学研磨法を用いてゲート酸化膜４の
表面が露出しない程度に表面を研磨し、第１図ｃ
に示すような表面が平坦化されたSi薄膜６を得
る。このとき、ゲート電極３上のSi薄膜６の膜厚
は0.1μm以下となるようにする。
２を熱酸化法により形成する。つぎに、n+poly
−SiをLPCVD法により0.5μm成長したのち、ゲ
ート電極３をレジスト工程およびエツチング工程
により形成する。つぎに、熱酸化法を用いてゲー
ト電極３の表面に絶縁膜としてゲート酸化膜４を
400Å成長させる。その後、第１図ｂに示すよう
に0.7μmの膜厚を有するSi薄膜５を堆積させる。
このSi薄膜５の表面にはゲート電極３の形状に対
応した凹凸が形成される。この凹凸を平坦化する
ために機械化学研磨法を用いてゲート酸化膜４の
表面が露出しない程度に表面を研磨し、第１図ｃ
に示すような表面が平坦化されたSi薄膜６を得
る。このとき、ゲート電極３上のSi薄膜６の膜厚
は0.1μm以下となるようにする。
つぎにに第１図ｄのようにチヤネル領域となる
部分を覆うようにフオトレジスト７を露光したの
ち、ソース領域８およびドレイン領域９を形成す
るために、ヒ素元素をイオン注入により導入す
る。その後、第１図ｅに示すように表面保護膜と
なるSiO2１０を0.5μmLPCVD法により成長し、
ソース領域８、ドレイン領域９にコンタクト孔を
開孔し、Alによるソース電極１１およびドレイ
ン電極１２を形成してMISFETを完成する。
部分を覆うようにフオトレジスト７を露光したの
ち、ソース領域８およびドレイン領域９を形成す
るために、ヒ素元素をイオン注入により導入す
る。その後、第１図ｅに示すように表面保護膜と
なるSiO2１０を0.5μmLPCVD法により成長し、
ソース領域８、ドレイン領域９にコンタクト孔を
開孔し、Alによるソース電極１１およびドレイ
ン電極１２を形成してMISFETを完成する。
本発明のゲート電極をSOI薄膜の裏面に有した
MISFETの製造方法によれば、SOI薄膜表面を研
磨などにより平坦化し、さらにチヤネル領域とな
るSOI薄膜の膜厚を薄くできるため、素子の微細
化に際し、素子の露光の工程や素子の電気特性に
とつて極めて有利であり、また、チヤネル領域と
なる半導体膜が平坦化処理によつて薄膜化される
ため、作製したMOSFETのドレイン電流−ゲー
ト電圧特性において、サブスレツシヨルド電流の
傾きをより急峻なものにすることができる。
MISFETの製造方法によれば、SOI薄膜表面を研
磨などにより平坦化し、さらにチヤネル領域とな
るSOI薄膜の膜厚を薄くできるため、素子の微細
化に際し、素子の露光の工程や素子の電気特性に
とつて極めて有利であり、また、チヤネル領域と
なる半導体膜が平坦化処理によつて薄膜化される
ため、作製したMOSFETのドレイン電流−ゲー
ト電圧特性において、サブスレツシヨルド電流の
傾きをより急峻なものにすることができる。
第１図ａ〜ｅは本発明の実施例を工程順に示す
断面図、第２図は従来例を示す断面図である。 １……Si基板、２，１０……SiO2、３……ゲ
ート電極、４……ゲート酸化膜、５，６……Si薄
膜、７……フオトレジスト、８……ソース領域、
９……ドレイン領域、１１……ソース電極、１２
……ドレイン電極。
断面図、第２図は従来例を示す断面図である。 １……Si基板、２，１０……SiO2、３……ゲ
ート電極、４……ゲート酸化膜、５，６……Si薄
膜、７……フオトレジスト、８……ソース領域、
９……ドレイン領域、１１……ソース電極、１２
……ドレイン電極。
Claims (1)
- １ SOI基板を用いたMISFET製造方法におい
て、半導体基板上に絶縁膜とゲート電極とを順次
形成し、その後、前記ゲート電極表面にゲート絶
縁膜を成長させ、更に前記ゲート電極膜厚とゲー
ト絶縁膜厚との合計膜厚より厚い半導体膜を形成
したのち、前記ゲート絶縁膜が露出しない程度に
前記半導体膜表面を平坦化し、次にチヤネル領域
となる部分にイオン注入用マスクを形成したの
ち、イオン注入によりソースおよびドレイン領域
を形成することを特徴とするMISFET製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073253A JPS63237577A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓｆｅｔ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073253A JPS63237577A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓｆｅｔ製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237577A JPS63237577A (ja) | 1988-10-04 |
| JPH0586074B2 true JPH0586074B2 (ja) | 1993-12-09 |
Family
ID=13512825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073253A Granted JPS63237577A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓｆｅｔ製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237577A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2796175B2 (ja) * | 1990-06-05 | 1998-09-10 | 松下電器産業株式会社 | 薄膜トランジスターの製造方法 |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP3173926B2 (ja) * | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| JP5371144B2 (ja) * | 2007-06-29 | 2013-12-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法、並びに電子機器 |
-
1987
- 1987-03-26 JP JP62073253A patent/JPS63237577A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237577A (ja) | 1988-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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