JPS6379153A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ制御回路に係り、特にメモリのブロック
毎に書込み／続出し制御を行う場合の故障検出に好適な
メモリ制御回路纜関する。

〔従来の技術〕

従来の装置は、特開昭５８−１６９２５３号公報忙記載
のようにメモリ制御回路の故障検出手段としてはアドレ
スレジスタのパリティチェック回路及び書込み／読出し
時の読出しデータのパリティチェック及びＥＣＣｌ路に
よっていた。しかしハリティチェック回路では検出され
ないアドレス回路の故障により誤まったアドレスに対し
てデータの書込み／［出しを行なった場合については配
慮されていなかった。

〔発明が解決しようとする問題点〕

上記従来技術のパリティチェック回路では、アドレスレ
ジスタ、メモリの書込み／読出しデータの奇数ビットエ
ラーの検出に対しては有効であるが、偶数ビットエラー
及びアドレスレジスタ、読出しレジスタがセット又はリ
セットされたままの状態でパリティエラーとならない場
合は検出不能という欠点があった。ＥＣＣｌ路による場
合は、胱出しデータの誤り検出に対して有効であるが、
処理時間の増加及びメモリ、周辺回路の増加が伴うため
数に〜十数にバイト程度のメモリ容量の小型のメモリ側
脚回路には適さないという欠点があった。また上位装置
より転送されたアドレス情報及び書込み（Ｗ報をメそり
制御回路の出力より出力し、上位装置にて比較する方法
では信頼度が向上するが上位装置との間の処理シーケン
スが必要となり、制御が複雑になり、処理時間も増加す
るという欠点があった。本発明の目的は新たな処理シー
ケンス及び大巾な回路及びメモリ容量の増加をしないで
メモリ制御回路の故障を検出することにある。

〔問題点を解決するための手段〕

上記目的は、メモリにデータを書込む場合、メモリのブ
ロック毎の先頭アドレスに、先頭アドレス自身をデータ
として書込み、先頭アドレスの書込み／続出し動作時に
読出しデータと上位アドレスレジスタの出力を比較する
ことにより達成される。

〔作用〕

メモリに書込まれた各ブロック毎の先頭アドレスの内容
はアドレス自身であるから先頭アドレス書込み／続出し
時にはメモリの読出しデータと上位アドレスレジスタの
内容は一致するはずであるから、一致しなければメモリ
制御回路を構成する上位アドレスレジスタ、メモリ、読
出しレジスタ等の故障が検出可能となる。

〔実施例〕

以下、本発明の一実旅例を第１図により説明する。バス
線１は上位装置（図示せず）よりメモリ２の書込みデー
タ、上位アドレスレジスタ３及び下位アドレスレジスタ
４にメモリ２のアドレス情報を転送する。上位アドレス
レジスタ３と下位アドレスレジスタ４の出力はそれぞれ
アドレスバス６．７を介してメモリ２０所定番地を指定
するアドレス信号となる。８８〜８ｄは公知のパリティ
チェック回路である。データ書込み時、上位装置よりバ
ス線１を通して上位アドレスレジスタ３と下位アドレス
レジスタ４に予め所定のアドレス情報が転送され、続い
てバス線１を通して転送される書込みデータを、アドレ
スバス６．７に対するそれぞれのパリティチェック回路
８　ｂ　ａ　８　ｃで誤り検出のない場合Ｔ１のタイミ
ングでアンド回路９の出力である書込み許可信号１０に
よってメモリ２に記憶する。書込み時及び続出し時にＴ
！のタイミングでアドレスレジスタろ、４で指定された
番地のメモリ２の内容が読出しレジスタ１１にセットさ
れ、バス線１２を通して読出しデータが上位装置へ転送
される。書込み時のみＴＩのタイミングが発生し、Ｔ＋
のあとＫＴｔのタイミングが発生する様に制御されてい
る。誤り検出回路１３は上位アドレスレジスタ１５と読
出しレジスタ１１の内容を比較する比較回路１４．メモ
リ２の各グループの先頭アドレスを検出するための下位
レジスタ４の出力が全ビット０を検出するＯ検出回路１
５，０検出回路１５の出力があるとき、Ｔ富の後のＴ３
のタイミングで比較回路１４の出力をアンド回路１６に
よりトリガタイプフリップフロップ（ＦＦ）１７にセッ
トする。今メモリ２は９ビツト幅のＲＡＭとし、バス線
１も９ビツト幅とする。また上位レジスタ３と下位レジ
スタ４はパリティビットを含めないでそれぞれ８ビツト
と６ビツトから成り％　２５６アドレスで１ブロツクの
データがメモリ２内に６４ブロツクまで記憶できるもの
とする。ブロック単位にデータの書込みを行う場合、ま
ず上位装置よりバス線１を通して上位アドレスレジスタ
３に（０１）１６がセットされ、次いで下位アドレスレ
ジスタ４Ｋ（００）１６がセットされたとする。これは
（００）１６から（３Ｆ）１１５の６４ブロツクに分割
されたメモリ２の（０１）１６ブロツクの先頭アドレス
（００）１６８込みが行なわれることを示す。続いてバ
ス線１を通してメモリ２に上位アドレスを示すデータ（
０１）１６が転送され、Ｔ１のタイミングで書込まれる
。

次いで令書込まれた（０１）１６がメモリ２より読出さ
れＴ１のタイミングで読出しレジスタ１１にセットされ
、比較回路１４で上位アドレスレジスタ３の出力と比較
される。この時下位アドレスレジスタ４の出力は（００
）１６であるため０噴出回１＠１５の出力が１となりＴ
３のタイミングで比較回路１４の出力がＦＦ１７にセッ
トされる。即ち上位アドレスレジスタ３．メモリ２及び
読出しレジスタ１１等のいずれかに故障があれば比較回
路１４の出力が１となリエラー信号１９が上位装置へ報
告されるため、続くメモリ２のアドレス（０１０１）１
６以降に対するデータが禁止される。エラーがなければ
Ｏ検出回路１５の出力信号１８のみが１となり報告され
るためアドレス（０１０１）１６から（０１ＦＦ）１６
に対するデータ書込みが可能となる。この場合下位アド
レスレジスタ４に対する（０１）１６から（ＦＦ）１６
のセットはアトワン回路５によってメモリ２にデータが
書込まれる毎にＴ１のタイミングで行なわれる。以上の
如く、本実施例によれば従来のメモリ制御回路における
パリティチェック回路のみでは検出できないアドレスエ
ラー、メモリ及び出力レジスタ等の故障検出が可能とな
り、誤まったメモリのアドレスにデータを書込むことを
防止できる。またエラー検出のための特別の処理シーケ
ンスが不要であり、通常の書込み処理でエラーの検出が
できる。

〔発明の効果〕

本発明によれば、従来パリティチェックでは検出されな
かった偶数ビットのアドレスエラー等も検出でき、その
ための特別な処理シーケンスを必要としないため処理時
間も短縮できる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリ制御回路のブロック
図である。 １．１２・・・バス線、　　　２・・・メモリ、３・・
・上位アドレスレジスタ、 ４・・・下位アドレスレジスタ、 ５・・・アトワン回路。 ８ａ〜８ｄ・・・パリティチェック回路、９．１６・・
・アンド回路、１１・・・読出しレジスタ、１３・・・
誤り検出回路、　１４・・・比較回路、１５・・・０検
出回路、　　１７・・・トリガタイプフリップフロップ
＠ 代理人弁理士　小　帛　勝　男、。

Claims (1)

【特許請求の範囲】
1. １、書込み可能なメモリと読出しレジスタと上位アドレ
   スレジスタと下位アドレスレジスタより成り、上位アド
   レスレジスタの範囲で順次データの書込み及び読出しを
   行なうメモリ制御回路において、下位レジスタにより指
   定されるメモリの各ブロックの先頭アドレスに当該アド
   レスを書込み、書込み時及び読出し時のデータと上位ア
   ドレスレジスタの内容を比較する比較回路と先頭アドレ
   ス検出回路より成る誤り検出回路を設けたことを特徴と
   するメモリ制御回路。