JPS6379298A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵するダイナミック型ＲＡＭ　（
ランダム・アクセス・メモリ）に利用して有効な技術に
関するものである。

〔従来の技術〕

ダイナミ７り型ＲＡＭ等の半導体記憶装置においては、
予めメモリアレイに予備のメモリアレイを用窓し、欠陥
メモリセルが発見されたワード線又はデータ線をこれら
の予備メモリアレイに切り換えるいわゆる欠陥ビット救
済が行われ、製品歩留りの向上が図られる。このため、
メモリアレイノ不良アドレスを記憶し、メモリアクセス
に際して外部から供給されるアドレス信号とこの不良ア
ドレスを比較し、不良アドレスが指定された場合にその
アドレスを予備メモリアレイのアドレスに切り換えるた
めの冗長アドレス切り換え回路が設けられる。

このような冗長アドレス切り換え回路を備えるダイナミ
ック型ＲＡＭについては、例えば日経マグロウヒル社発
行、１９８５年６月３日付ｒ日経エレクトロニクス−の
２０９頁〜２３１頁に記載されている。

〔発明が解決しようとする問題点〕

上記のような冗長アドレス切り換え回路を有するダイナ
ミック型ＲＡＭ等では、製品試験の段階で欠陥メモリセ
ルが識別され、その欠陥メモリセルが結合されるワード
線又はデータ線のアドレスが冗長アドレス切り換え回路
内のＲＯＭ　（リード・オンリー・メモリ）に登録され
る。この後、これらの不良アドレスが指定されると、冗
長アドレス切り換え回路に含まれるアドレス比較回路の
アドレス一致信号が出力され、対応する予備メモリアレ
イへの切り換えが行われる。また、各予備メモリアレイ
に対応するアドレス比較回路のアドレス一致信号を所定
の外部端子に出力するアドレスロール機能が設けられ、
欠陥メモリセルが結合されるワード線又はデータ線のロ
ウアドレス又はカラムアドレスを識別できるようにして
いる。

しかしながら、上記アドレスロール機能では、欠陥メモ
リセルが結合されるワード線又はデータ線のロウアドレ
ス又はカラムアドレスまでは識別できるが、欠陥メモリ
セルのアドレスをピント単位で識別することはできない
、′また、冗長アドレス切り換え回路による予備メモリ
アレイへの切り換え動作は、不良アドレスが登録される
と無条件に行われるため、欠陥メモリセルをアクセスし
てその欠陥内容を調べたり、そのアドレスをビット単位
で識別することはできない、このため、製品完成後、例
えばフェイルピントマツプ（Ｆａｉｌ　Ｂｉｔ　　Ｍａ
ｐ）等を作成して、ダイナミック型ＲＡＭの不良発生状
況の統計調査や故障発生時の障害分析等を行うことがで
きない。

この発明の目的は、予備メモリアレイへの切り換え動作
を制御しうる半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、不良アドレスと外部から指定されるアドレス
とを比較し両アドレスが一致した場合に予備メモリアレ
イへの切り換えを行う冗長アドレス切り換え回路の動作
を、外部から供給される所定の制御信号に従って選択的
に禁止できるようにするものである。

〔作　　用〕

上記した手段によれば、製品完成後でも、外部から供給
される制御信号に従って予備メモリアレイへの切り換え
を選択的に禁止し欠陥メモリセルを８図的にアクセスす
ることができるため、欠陥メモリセルのアドレスや欠陥
の具体的な内容を識別することができ、半導体記憶装置
の不良発生状況の統計調査や故障発生時の障害分析等を
容易に行うことができる。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
　Ｍの一実施例のブロック図が示されている。同図の各
回路素子は、公知の０ＭＯ３（相補型ＭＯ３）集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１　（［１の半導体基板上において形成さ
れる。同図において、チャンネル〈バックゲート）部に
矢印が付加されたＭＯＳＦＥＴはＰチャンネル型であり
、矢印の付加されないＮチャンネルＭＯ３ＦＥＴと区別
される。

この実施例のダイナミック型ＲＡＭには、特に制限され
ないが、４本の予備ワード線ＷｒＯ〜Ｗ「３が用意され
る。これらの予備ワード線は、冗長アドレス切り換え回
路ＲＡＣによって選択・指定される。冗長アドレス切り
換え回路ＲＡＣは、タイミング制御回路ＴＣにおいて外
部から制御信号として供給される冗長アドレスイネーブ
ル信号ＲＡＥにより形成される内部制御信号ｒａｅに従
って選択的に動作状態とされる。これにより、ダイナミ
ック型ＲＡＭの完成後も、この制御信号によって冗長ア
ドレス切り換え回路ＲＡＣの動作を禁止することができ
、欠陥メモリセルを意図的にアクセスすることができる
。

また、この実施例のダイナミック型ＲＡＭには、ダイナ
ミック型ＲＡＭに欠陥メモリセルが検出されその不良ア
ドレスが冗長アドレス切り換え回路ＲＡＣに登録された
ことを記憶する冗長イネーブル回路ＲＥＮが設けられ、
この冗長イネーブル回路ＲＥＮの出力信号として得られ
る内部制御信号ｒｅによって、冗長アドレス切り換え回
路ＲＡＣのアドレス比較動作が制御される。これにより
、ダイナミック型ＲＡＭに欠陥メモリセルが検出されず
不良アドレスの登録が行われなかった場合に、不良アド
レス記憶用のＲＯＭが初期状態（例えばアドレス１０″
）であることから特定のアドレスが不本意に予備メモリ
アレイに切り換えられることを防止することができる。

この内部制御信号ｒｅは、図示されない信号経路を介し
てタイミング制御回路ＴＣにも供給され、内部タイミン
グ信号が形成されるタイミングを欠陥メモリセルの有無
に応じて調整するために用いられる。

さらに、この実施例のダイナミック型ＲＡＭでは、アド
レスマルチプレクス方式が採られ、Ｘアドレス信号ＡＸ
Ｏ〜ＡＸｉ及びＹアドレス信号ＡＹＯ−ＡＹｉが同一の
外部端子ＡＯ〜Ａｔを介して供給される。また、自動リ
フレッシュ動作モードにおいて、リフレッシュするワー
ド線を指定するためのリフレッシュアドレスカウンタＲ
ＥＦＣと、このリフレッシュアドレスカウンタＲＥＦＣ
により形成されるリフレッシュアドレスｆ１号ｃｘＯ〜
ｃｘｉと外部から供給されるＸアドレス信号ＡＸＯ〜Ａ
Ｘｉを切り換え・選択してロウアドレスバッファＲＡＤ
Ｂに伝達するためのアドレスマルチプレクサＡＭＸが設
けられる。

第２図において、特に制限されないが、メモリアレイＭ
−ＡＲＹは２交点方式とされ、第２図の水平方向に配置
されるｎ＋１組の相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄπ
と、垂直方向に配置されるｍ＋１本のワード線ＷＯ〜Ｗ
ｍ及び欠陥ビット救済用の４本の予備ワード線ＷｒＯ〜
Ｗｒ３が設けられる。これらの相補データ線とワード線
の交点には、（ｍ＋５）Ｘ　（ｎ＋１）個のメモリセル
が格子状に配置される。それぞれの相補データ線には、
相補データ線ＤＯ・ＤＯ及びＤｎ−Ｄｎに代表して示さ
れるように、アドレス選択用ＭＯ３ＦＥＴＱｍと情報記
憶用キャパシタＣｓとからなるｍ　＋　５個のメモリセ
ルが、所定の規則性をもってそれぞれ結合される。

各相補データ線の非反転信号線及び反転信号線の間には
、ＭＯ３ＦＥＴＱ７及びＱ８に代表されるスイッチＭＯ
５ＦＥＴからなるプリチャージ回路ＰＣが設けられる。

これらのスイッチＭＯ５ＦＥＴのゲートは共通接続され
、後述するタイミング制御回路ＴＣから、タイミング信
号φｐｃが供給される。このタイミング信号φｐｃは、
ダイナミック型ＲＡＭの非動作状態においてハイレベル
とされ、動作状態においてロウレベルとされる。これに
より、タイミング信号φｐｃがハイレベルとされるダイ
ナミック型ＲＡＭの非動作状態において、スイッチＭＯ
５ＦＥＴＱ７〜Ｑ８がオン状態となり、相補データ線の
両信号線を短絡して電源電圧ＶＣＣの約１／２のような
ハーフプリチャージレベルとする。このため、各相補デ
ータ線の両信号線のレベルは、このハーフプリチャージ
レベルからハイレベル又はロウレベルに向かって変化さ
れ、読み出し動作が高速化される。

センスアンプＳＡは、ｆｉ＋１個の単位回路ＵＳＡによ
り構成される。各単位回路ＵＳＡは、第２図に例示的に
示されるように、ＰチャンネルＭＯ３ＦＥＴＱ３．Ｑ４
及びＮチャンネＪｌ、ＭＯ３ＦＥＴＱ５．Ｑ６からなる
ＣＭＯＳラッチ回路で構成される。これらのラッチ回路
の入出力ノードは、対応する相補データ線ＤＯ・ＤＯ〜
Ｄｎ−Ｄｎにそれぞれ結合される。また、上記センスア
ンプＳＡの単位回路には、特に制限されないが、並列形
態のＰチャンネルＭＯ３ＦＥＴＱ１．Ｑ２を介して電源
電圧Ｖｃｃが供給され、並列形態のＮチャンネルＭＯ３
ＦＥＴＱ１３．Ｑ１４を介して回路の接地電圧が供給さ
れる。これらの駆動ＭＯ３ＦＥＴＱＩ、Ｑ２及びＭＯ５
ＦＥＴＱ１３．Ｑｌ４は、同じメモリマント内に設けら
れる単位回路に対して共通に用いられる。すなわち、同
じメモリマントに含まれるセンスアンプ単位回路ＵＳＡ
を構成するＰチャンネルＭＯ３ＦＥＴＱＩ、Ｑ２とＮチ
ャンネルＭＯＳＦＥＴＱＩ　３．Ｑｌ　４のソースは、
共通ソース線ＰＳ及びＮＳにそれぞれ共通接続される。

上記ＭＯ３ＦＥＴＱ１．Ｑ１３のゲートには、センスア
ンプＳＡを活性化させるための相補タイミング信号φｐ
ａ　ｌ　＋　　φｐａｌが供給され、ＭＯ３ＦＥＴＱ２
．Ｑｌ　４のゲートには、上記タイミング信号φρａ　
ｌ　＋　　φｐａｌよりやや遅れて形成される相補タイ
ミング信号φｐａ　２　＊　　φｐａ２が供給される。

これにより、センスアンプＳＡの動作は２段階に行われ
る。すなわち、タイミング信号φｐａｌ、　　φｐａｌ
が供給される第１段階において、比較的小さいコンダク
タンスを持つようにされるＭＯ５ＦＥＴＱＩ及びＱｌ３
がオン状態となり、その電流制限作用によって、メモリ
セルから対応する相補データ線に与えられる微小読み出
し電圧は不所望なレベル変動を受けることなく増幅され
る。上記センスアンプＳＡの増幅動作によって相補デー
タ線の電位差がある程度大きくされた後、タイミング信
号φｐａ　２　＊　　φｐａ２が供給される。これによ
り、比較的大きなコンダクタンスを持つＭＯ５ＦＥＴＱ
２．Ｑｌ４がオン状態となる。センスアンプＳＡの増幅
動作は、ＭＯ５ＦＥＴＱ２．Ｑｌ　４がオン状態になる
ことによって速くされ、相補データ線のレベルは急速に
ハイレベル又はロウレベルに推移する。このように、セ
ンスアンプＳＡの増幅動作を２段階に分けて行わせるこ
とによって、相補データ線の不所望なレベル変化を防止
しつつ、データの高速読み出しを行うことができる。

相補データ線は、上記センスアンプＳＡの反対側におい
て、カラムスイッチＣ３Ｗを構成するスイッチＭＯ５Ｆ
ＥＴに結合される。カラムスイッチＣＳＷは、代表とし
て示されるＭＯ５ＦＥＴＱ９、ＱＩＯ及びＱｌｌ、Ｑｌ
２に代表されるようなｎ＋１組のスイッチＭＯＳ　Ｆ　
ＥＴ対により構成され、指定された相補データ線と共通
相補データ線ＣＤ　−ＣＤを選択的に結合させる。これ
らのスイッチＭＯＳ　Ｆ　ＥＴＴａＳ２ＱＩＯ〜Ｑｌｌ
・Ｑｌ２のゲートはそれぞれ共通接続され、カラムデコ
ーダＣＤＣＨによって形成されるデータ線選択信号ＹＯ
〜Ｙｎが供給される。

一方、メモリアレイＭ−ＡＲＹの同じ行に配置されるメ
モリセルのアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍのゲー
トは、対応するワード線ＷＯ〜Ｗｍ又は予備ワード線Ｗ
　ｒ　Ｏ％　Ｗ　ｒ　３に結合される。ワード線ＷＯ〜
Ｗｍは、ロウアドレスデコーダに結合されそのうちの一
本が選択・指定される。また、予備ワード線Ｗ　ｒ　Ｏ
〜Ｗｒ３は、後述する冗長アドレス切り換え回路ＲＡＣ
によって選択・措定される。

特に制限されないが、ロウアドレスデコーダは２段構造
とされ、１次ロウアドレスデコーダＲＤＣＲＩと２次ロ
ウアドレスデコーダＲＤＣＲ２によって構成される。１
次ロウアドレスデコーダＲＤＣＲ１は、下位２ビツトの
相補内部アドレス信号上ＸＯ及びａｘｌ　　（ここで例
えば外部アドレス信号ＡＸＯと同相の内部アドレス信号
ａｘＱと逆相の内部アドレス信号ａｘＱをあわせて相補
内部アドレス信号ａｘＱと表す、以下同じ）をデコード
して、タイミング制御回路ＴＣから供給されるタイミン
グ信号φＸに同期した４つのワード線選択タイミング信
号φｘＯＯないしφｘｌｌを形成する。

これらのワード線選択タイミング信号は、下位２ビツト
を除（相補内部アドレス信号ａｘ２〜ａｘｉをデコード
する２次ロウアドレスデコーダＲＤＣＲ２により形成さ
れる共通選択信号と組み合わされることによって、Ｘア
ドレス信号ＡＸＯ−ＡＸｉに指定される一本のワード線
を選択するためのワード線選択信号（ＷＯ〜Ｗ　ｍ　）
が形成される。

１次ロウアドレスデコーダＲＤＣＲ１の選択動作は、外
部から指定されるアドレスが不良アドレスと一致した場
合に冗長アドレス切り換え回路ＲＡＣによって形成され
るハイレベルのタイミング信号φｓｅによって禁止され
る。

ロウアドレス系の選択回路を以上のような２段構成とす
ることで、２次ロウアドレスデコーダＲＤＣＲ２の単位
回路のレイアウトピッチ（間隔）とワード線のレイアウ
トピッチとを合わせることができ、半導体基板上のレイ
アウトを効率的なものとすることができる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、そ
れを保持するとともに、相補内部アドレス信号ａｘＱ−
土ｘｉを形成して、１次ロウアドレスデコーダＲＤＣＲ
１，２次ロウアドレスデコーダＲＤＣＲ２及び冗長アド
レス切り換え回路ＲＡＣに供給する。

前述のように、この実施例のダイナミック型ＲＡＭでは
、メモリセルの記憶データを所定の周期内に読み出し、
百害き込みするための自動リフレッシュモードが設けら
れ、この自動リフレッシュモードにおいてリフレッシュ
すべきワード線を指定するためのリフレッシュアドレス
カウンタＲＥＦＣが設けられる。アドレスマルチプレク
サＡＭＸは、タイミング制御回路ＴＣから供給されるタ
イミング信号φｒｅｆがロウレベルとされる通常のメモ
リアクセスモードにおいて、外部端子ＡＯ〜Ａｔを介し
て外部の装置から供給されるＸアドレス信号ＡＸＯ〜Ａ
Ｘｉを選択し、ロウアドレスバッファＲＡＤＢに伝達す
る。また、タイミング信号φｒｅｆがハイレベルとされ
る自動リフレッシュモードにおいて、リフレッシュアド
レスカウンタＲＥＦＣから出力されるリフレッシュアド
レス信号ｃｘＱｘｃｘｉを選択する。

Ｘアドレス信号ＡＸＯ〜ＡＸＩは、外部から制御信号と
して供給されるロウアドレスストローブ信号ＲＡＳの立
ち下がりに同期して供給されるため、ロウアドレスバッ
ファＲＡＤＢによるロウアドレス信号の取り込みは、タ
イミング制御回路ＴＣによってロウアドレスストローブ
信号ＲＡＳの立ち下がりを検出して形成されるタイミン
グ信号φａｒに従って行われる。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュ動作モードにおいて動作
し、タイミング制御回路ＴＣから供給されるタイミング
信号φＣを計数して、リフレッシュするワード線を指定
するためのリフレッシュアドレス信号ｃｘＯ〜ｃｘｉを
形成し、アドレスマルチプレクサＡＭＸに供給する。

カラムアドレスバッファＣＡＤＢは、アドレス信号入力
端子ＡＯ〜Ａｉを介し°ζ、カラムアドレスストロ−ツ
ボに号ＣＡＳの立ち下がりに同期して供給されるＹアド
レス信号ＡＹＯ〜ＡＹｉを、タイミング制御回路゛ｒＣ
においてカラムアドレスストローブ信号ＣＡＳの立ち下
がりを検出して形成されるタイミング信号φａｃによっ
て取り込む。カラムアドレスバッファＣＡＤＨは、これ
らのＹアドレス信号Ａ　Ｙ　Ｏ＝　Ａ　Ｙ　ｉにより相
補内部アドレス信号ａｙＱ−ｗａｙｉを形成し、カラム
アドレスデコーダＣＤＣＲに（共給する。

カラムアドレスデコーダＣＤＣＲは、上記カラムアドレ
スバッファＣＡＤＢから供給される相補内部アドレス信
号ａｙＯ〜ａｙｔをデコードし、タイミング制御回路Ｔ
Ｃから供給されるデータ線選択タイミング信号φｙに従
って、データ線選択信号ＹＯ〜Ｙｎを形成し、カラムス
イッチＣ３Ｗに供給する。

カラムスイッチＣ５Ｗによって指定された相補データ線
が選択的に接続される共通相補データ線ＣＤ　−ＣＤは
、メインアンプＭＡの入力端子に結合されるとともに、
データ入力バッファＤＩＢの出力端子に結合される。メ
インアンプＭＡの出力端子は、さらにデータ出力バッフ
ァＤＯＢの入力端子に結合される。

メインアンプＭＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φｍａのハイレベルによって動作
状態とされ、選択されたメモリセルから相補共通データ
線ＣＤ　−ＣＤを介して入力される読み出しデータをさ
らに増幅し、データ出力バッファＤＯＢに伝達する。

データ出力バッファＤＯＢは、ダイナミック型ＲＡＭの
読み出し動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φｒのハイレベルにより
動作状態とされ、上記メインアンプＭＡの出力信号をデ
ータ出力端子Ｄｏｕｔに出力する。ダイナミック型ＲＡ
Ｍの非動作状態あるいは書き込み動作モードにおいて、
データ出カバフファＤＯＢの出力はハイインピーダンス
状態とされる。

データ入カバソファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷのハイレベルにより
動作状態とされ、データ入力端子Ｄｉｎから供給される
暑き込みデータを相補書き込み信号とし、相補共通デー
タ線ＣＤ−ξ石に供給する。ダイナミック型ＲＡＭの非
動作状態あるいは読み出し動作モードにおいて、データ
入カバソファＤＩＢの出力はハイインピーダンス状態と
される。

冗長アドレス切り換え回路ＲＡＣは、後述するように、
予備ワード線ＷｒＱ〜Ｗｒ３に対応してそれぞれ設けら
れる不良アドレス記憶回路ＲＯＭ０〜ＲＯＭ３と、アド
レス比較回路ＡＣＯ〜ＡＣ３及びこのアドレス比較回路
の出力信号に従って対応する予備ワード線を駆動するた
めの予備ワード線駆動回路ＲＷＤＯ〜ＲＷＤ３を主な構
成要素とする。

冗長アドレス切り換え回路ＲＡＣのアドレス比較回路Ａ
ＣＯ−ＡＣ３は、冗長イネーブル回路ＲＥＮから供給さ
れる内部制御信号ｒｅのハイレベルにより動作状態とさ
れ、各予備ワード線ごとに対応する不良アドレス記憶回
路ＲＯＭ０〜ＲＯＭ３に登録された不良アドレスとアド
レスマルチプレクサＡＭＸから供給される相補内部アド
レス信号ａｘＱ〜ａｘｉをビットごとに比較する。これ
らの両アドレスが全ピント一致すると、アドレス比較回
路ＡＣＯ〜ＡＣ３の出力信号がハイレベルとなり、予備
ワード線駆動回路ＲＷＤＯ〜ＲＷＤ３によって対応する
予備ワード線Ｗ　ｒ　Ｏｗ　Ｗ　ｒ　３がハイレベルの
選択状態とされる。また、４本の予備ワード線のいずれ
かが選択状態とされた場合、タイミング信号φｓｅがハ
イレベルとされ、１次ロウアドレスデコーダＲＤＣＲ１
の選択動作は禁止される。

冗長アドレス切り換え回路ＲＡＣの具体的な構成とその
動作の概要については、後に詳細に説明する。

冗長イネーブル回路ＲＥＮは、ヒユーズ手段を用いた図
示されない記憶回路と、この記憶回路の出力信号によっ
てセットされるフリップフロップにより構成される。冗
長イネーブル回路ＲＥＮＯ記１，９回路を構成するヒユ
ーズ手段は、上記冗長アドレス切り換え回路ＲＡＣのい
ずれかのアドレス記憶回路に不良アドレスの暑き込みが
行われと、自動的に切断される。これにより、冗長イネ
ーブル回路ＲＥＮの記１．シ回路は、このダイナミック
型ＲＡＭのメモリアレイに欠陥メモリセルが検出され、
その不良アドレスが冗長アドレス切り換え回路）（ＡＣ
に登録されたことを記憶するものとなる。

このヒユーズ手段が切断されることにより、冗長イネー
ブル回路ＲＥＮのフリップフロップがセント状態とされ
る。フリップフロップの出力信号は、内部制御信号ｒ６
として、冗長アドレス切り換え回路Ｒ，Ａ　Ｃ及びタイ
ミング制御回路ＴＣに伝達される。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号Ｒ愚、カラムアド
レスストローブ信号ξτ医、ライトイネーブル信号ＷＥ
及び冗長アドレスイネーブル信号ＲＡＥによって上記各
種のタイミング信号や内部制御信号を形成し、各回路に
供給する。

これらのタイミング信号のうちのいくつかは、上記冗長
イネーブル回路ＲＥＮから供給される内部制御信号ｒｅ
がハイレベルとされることによって、所定の時間遅延さ
れて形成される。内部制御信号ｒｅがロウレベルである
場合、すなわちこのダイナミック型ＲＡＭのメモリアレ
イに欠陥メモリセルが検出されない場合、これらのタイ
ミング信号は遅延されることなく形成され、動作の高速
化が図られる。

第１図には、第２図のダイナミック型ＲＡＭの冗長アド
レス切り換え回路ＲＡＣの一実施例の回路ブロック図が
示されている。

第１図において、冗長アドレス切り換え回路ＲＡＣは、
４本の予備ワード線ＷｒＯ〜Ｗｒ３に対応して設けられ
る不良アドレス記憶回路ＲＯＭ　Ｏ〜ＲＯＭ３．アドレ
ス比較回路ＡＣＯ−ＡＣ３及び予備ワード線駆動回路Ｒ
ＷＤＯ−ＲＷＤ３をその主な構成要素とする。

不良アドレス記憶回路ＲＯＭ　Ｏ〜ＲＯＭ３は、それぞ
れ相補内部アドレス信号ａｘＱ〜ユｘｉに対応して設け
られるｉ＋１ビットの記憶素子により構成される。これ
らの記憶素子は、例えば電気的に切断されるヒユーズ手
段により構成され、このヒユーズ手段が切断されない初
期の状態において、各ＲＯＭの対応する出力信号はロウ
レベルとされる。ダイナミック型ＲＡＭのウェハー試験
の段階で欠陥メモリセルがヰ★出された場合、図示され
ない切断用のバッドを介して、欠陥メモリセルが結合さ
れるワード線のアドレスのうち論理′１”のビットに対
応する記憶素子にｖＪ断電流が供給され、そのヒユーズ
手段が切断される。これにより、その記憶素子に対応す
るＲＯＭの出力信号は、ハイレベルとされる。

不良アドレス記憶回路ＲＯＭ　Ｏ〜ＲＯＭ３の出力信号
は、対応するアドレス比較回路ＡＣＯ−ＡＣ３の対応す
るピントの一方の入力端子にそれぞれ供給される。アド
レス比較回路ＡＣＯ−ＡＣ３の各ビットの他方の入力端
子には、ロウアドレスバッファＲＡＤＢから対応する相
補内部アドレス信号ａｘＱ〜ａｘｔがそれぞれ供給され
る。また、アドレス比較回路ＡＣＯ〜ＡＣ３には、冗長
イネーブル回路ＲＥＮから内部制御信号ｒｅが供給され
る。

アドレス比較回路ＡＣＯ−ＡＣ３は、対応する不良アド
レス記憶回路ＲＯＭ０〜ＲＯＭ３から供給される不良ア
ドレスとロウアドレスバッファＲＡＤＢから共通に供給
される相補内部アドレス信号ａｘＱ〜ａｘＬをビットご
とに比較する。アドレス比較回路ΔＣＯ〜ＡＣ３の出力
信号は、通常ロウレベルとされ、両アドレスが全ビット
一致すると、その出力信号はハイレベルとされる。

アドレス比較回路ＡＣＯ−ＡＣ３の出力信号は、対応す
るアンドゲート回路ＡＧＩ〜ＡＣ４の一方の入力端子に
供給される。これらのアンドゲート回路ＡＣＩ〜ＡＧ４
の他方の入力端子には、タイミング制御回路ＴＣから内
部制御信号ｒａｅが共通に供給される。

内部制御信号ｒａ６は、特に制限されないが、タイミン
グ制御回路ＴＣにおいて、外部の装置から制御信号とし
て供給される冗長アドレスイネーブル信号ＲＡＥをイン
バータ回路Ｎｌにより反転することによって形成される
。冗長アドレスイネ−フル信号ＲＡＥは、冗長アドレス
切り換え回路ＲＡＣによる予備メモリアレイへの切り換
え動作を行わせる場合にロウレベルとされ、この切り換
え動作を禁止する場合にハイレベルとされる。

これにより、アンドゲート回路ＡＧ　１−ＡＧ　４の出
力信号ａ　ｍ　Ｏ〜ａｍ３は、内部制御信号ｒａｅがハ
イレベルすなわち冗長アドレスイネーブル信号ＲＡＥが
ロウレベルである場合に、対応するアドレス比較回路Ａ
ＣＯ〜ＡＣ３の出力信号がハイレベルすなわち不良アド
レスと外部から指定されたアドレスとが一致従って場合
において、ハイレベルとなる。

アンドゲート回路ＡＧＩ〜ＡＧ４の出力信号ａｍＯ〜ａ
　ｍ　３は、それぞれ対応する予備ワード線駆動回路Ｒ
ＷＤＯ−ＲＷＤ３に供給されるとともに、オアゲート回
路ＯＧＩの第１〜第４の入力端子に供給される。

予備ワード線駆動回路ＲＷＤＯ−ＲＷＤ３は、対応する
アンドゲート回路ＡＣＩ〜ＡＧ４の出力信号ａ　ｍ　Ｑ
〜ａ　ｒｎ　３に従って、対応する予備ワード線ＷｒＱ
〜Ｗｒ３を選択状態とする。すなわち、対応するアンド
ゲート回路ＡＧＩ−ＡＧ４の出力信号ａ　ｒｎ　Ｑ　−
ｚ　ａ　ｍ　３がハイレベルになると、予備ワード線駆
動回路ＲＷＤＯ〜ＲＷＤ３は、対応する予備ワード線Ｗ
ｒＱ〜Ｗ　ｒ　３をハイレベルの選択状態とする。対応
するアンドゲート回路Ａ　０１〜ＡＧ４の出力信号ａ　
ｍ　Ｏ−％−ａ　ｍ　３がロウレベルの場合、予備ワー
ド線ＷｒＯｘＷｒ３はロウレベルの非選択状態とされる
。また、外部から供給される冗長アドレスイネーブル信
号ＲＡＥがハイレベルとされ内部制御信号ｒａｅがロウ
レベルとされる場合、アンドゲート回路ＡＧＩ〜ＡＧ４
の出力信号ａｍＱ〜ａ　ｍ　３は、アドレス比較回路Ａ
ＣＯ〜ＡＣ３によるアドレス比較動作の結果に関係なく
ロウレベルとされる。これにより、冗長アドレス切り換
え回路ＲＡＣの予備メモリアレイへの切り換え動作は禁
止される。

オアゲート回路ＯＧＩの第１〜第４の入力端子には、ア
ンドゲート回路ＡＣＩ〜ＡＣ４の出力信号ａ　ｍ　Ｑ　
−ｙ　ａ　ｍ　３が供給され、その出力信号は、タイミ
ング信号φｓｅとして、１次ロウアドレスデコーダＲＤ
ＣＲ１に供給される。オアゲート回路ＯＧＩの出力信号
すなわちタイミング信号φｓｅは、アンドゲート回路Ａ
ＧＩ−ＡＧ４の出力信号ａｍＯ〜ａ　ｍ　３のいずれか
一つがハイレベルとなり予備ワード線ＷｒＯ〜Ｗｒ３の
いずれかが選択状態とされた場合に、ハイレベルとなる
。このタイミング信号φｓｅのハイレベルにより、１゛
次ロウアドレスデコーダＲＤＣＲ１によるワード線の選
択動作は禁止され、予備ワード線ＷｒＯ〜Ｗ　ｒ　３へ
の切り換えが行われる。

以上のように、この実施例のダイナミック型ＲＡＭでは
、冗長アドレス切り換え回路ＲＡＣのアドレス比較回路
ＡＣＯ〜ＡＣ３と対応する予備ワード線駆動回路ＲＷＤ
Ｏ〜ＲＷＤ３との間にアンドゲート回路へＧ１〜ＡＣ４
が設けられ、アドレス比較回路ＡＣＯ〜ＡＣ３の出力信
号は、外部から制御信号として供給される冗長アドレス
イネーブル信号ＲＡＥに従って選択的に対応する予備ワ
ード線駆動回路ＲＷＤＯ〜ＲＷＤ３に伝達される。

このため、冗長アドレスイネーブル信号ＲＡＥをハイレ
ベルとすることによって、冗長アドレス切り換え回路Ｒ
ＡＣによる予備メモリアレイ・＼の切り換え動作を禁止
することができ、製品完成後のダイナミック型ＲＡＭの
機能試験を欠陥救済を行わない状態で行うことかで心る
。したがって、（７１１えば全メモリセルについて、答
き込み・読み出し試験を実施することで、ダイナミック
型ＲＡＭのフェイル・ビット・マツプ（Ｆａｉｌ　Ｂｉ
ｔ　　Ｍａｐ）を作成して欠陥メモリセルのアドレスを
１ｉ別することができるし、そのメモリセルの欠陥の内
容を知ることもできる。

以上の本実施例に示されるように、この発明を予備メモ
リアレイを有するグイナミ７り型ＲＡＭ等の半導体記憶
装置に通用することにより、次のような効果が得られる
。すなわち、 （１）不良アドレス記憶回路に記憶される不良アドレス
と外部から指定されるアドレスとを比較し両アドレスが
一致したときに予備メモリアレイへの切り換えを行う冗
長アドレス切り換え回路の動作を、外部から供給する所
定の制御信号に従って選択的に禁止しうるようにするこ
とで、欠陥メモリセルを急回的にアクセスすることがで
き、製品完成後のダイナミック型ＲＡＭ等の半導体記憶
装置の機能試験等を、欠陥救済されない状態で実施する
ことができるという効果が得られる。

（２）欠陥救済された状態での機能試験と欠陥救済され
ない状態での機能試験を適当に組み合わせて実施するこ
とで、ダイナミック型ＲＡＭ等の半導体記憶装置の機能
試験をより効果的に実施することができるという効果が
得られる。

（３）上記（１）項及び（２）項により、製品完成後の
ダイナミック型ＲＡＭ等の半導体記憶装置に含まれる欠
陥メモリセルのアドレスや欠陥の具体的な内容を識別す
ることができるという効果が得られる。

（４）上記（１１項〜（３）項により、製品完成後のダ
イナミック型ＲＡ　Ｍ等の半導体記憶装置の不良発生状
況の統計ｔＩｌｌｉ査や故障発生時の障書分析等を容易
に行うことかできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基つき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例の
ダイナミック型ＲＡＭでは、ロウアドレスすなわちワー
ド線に予備メモリアレイを設けているが、カラムアドレ
スすなわち相補デーク線又はワード線と相補データ線の
両方に予備メモリアレイを設けるものとしてもよい、ま
た、第１図の冗長イネーブル回路ＨＥＮや冗長アドレス
切り換え回路ＲＡＣのアドレス記憶回路の記憶素子は、
ヒユーズ手段を用いるものでなく、例えばレーザ光線等
によって特定の配線を切断するようなものであってもよ
いし、冗長イネーブル回路ＲＥＮは設けられなくてもよ
い、冗長アドレスイネーブル信号ＲＡＥは、この実施例
のように個別の外部端子を介して供給するものでなく、
例えばアドレス信号用等所定の既存の外部端子に高電圧
を印加することによって冗長アドレスイネーブル信号Ｒ
ＡＥとするものであってもよい。

第１図では、アドレス比較回路ＡＣＯ〜ＡＣ３の出力信
号をアンドゲート回路ＡＧＩ−ＡＧ４に入力し、冗長ア
ドレス・イネーブル信号「Ｗπに従って選択的に予備ワ
ード線駆動回路ＲＷＤＯ−ＲＷＤ３に伝達することで冗
長アドレス切り換え回路ＲＡＣの切り換え動作を禁止し
ているが、冗長イネーブル回路ＲＥＮから供給される内
部制御信号ｒＯを冗長アドレスイネーブル信号ＲＡＥに
よって選択的にアドレス比較回路ＡＣ’０〜ＡＣ３に伝
達するようにしてもよい。さらに、第１図の冗長アドレ
ス切り換え回路ＲＡＣの構成は、例えばアドレス比較回
路ＡＣＯ〜ＡＣ３の出力信号を所定の外部端子から出力
するアドレスロールコール機能等を持たせてもよい、ま
た、第２図のダイナミック型ＲＡＭのブロック構成は、
例えばメモリアレイを複数のメモリマットにより構成し
たり、記憶データの書き込み・読み出しを複数ビットの
単位で行わせるようにする等、種々の実施形態を採りう
る。

以上の説明では王として本願発明者等によってなされた
発明をその背景となった利用分野であるダイナミック型
ＲＡＭに通用した場合について説明したが、それに限定
されるものではなく、例えば、スタティック型ＲＡＭ等
の各種の半導体記憶装置にも通用できる０本発明は、少
なくとも予備メモリアレイを有し冗長アドレス切り換え
機能を有する半導体記憶装置及びそのような半導体記憶
装置を含む装置に広く適用できる。

〔発明の効果〕

本願におい一ζ開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、冗長アドレス切り換え回路の動作を外
部から供給する所定の制御信号に従って選択的に禁止で
きるようにすることで、欠陥メモリセルを意図的にアク
セスすることができ、製品として完成された後のダイナ
ミック型ＲＡＭ等の半導体記憶装置の機能試験等を、欠
陥救済されない状態で実施し、欠陥メモリセルのアドレ
スや欠１陥の具体的な内容を識別することができ、半導
体記憶装置の不良発生の統計調査や故障発生時の障害分
析等を容易に行うことができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡ　
Ｍの冗長アドレス切り換え回路の一実施例を示！回路グ
ロック図、 第２歯は、第１図の冗長アドレス切り撓え回路を３０ダ
イナミツク型ＲＡ　ｈＶｌの一実施例を示すプロ・ツク
図である。 ）＜ＡＣ・・・冗長アドレス切り換え回路、ＲＥＮ・・
・冗長イネーブル回路、ＴＣ・・・タイミングタ１１λ
１回路、ＲＯＭ０〜ＲＯＭ３・・・不良アドレス記憶回
路、ＡＣＯ−ＡＣ３・・・アドレス比較回路、ＲＷＤＯ
〜ＲＷＤ３・・・予備ワード線駆動回路、ＡＧＩ〜ＡＧ
４・・・アンドゲート回路、ＯＧｌ・・・オアゲート回
路、Ｎ１・・・インバータ回路。 Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ、ＩＪＳＡ・・・セン
スアンプ単位回路、ｃｓｗ・・・カラムスイッチ、Ｒ１
）Ｃ１’＜１・・・１次ロウアドレスデコーダ、ＲＤＣ
Ｒ２・・・２次ロウアドレスデコーダ、ＣＤＣＲ・・・
カラムアドレスデコーダ、ＲＡＤＢ・・・ロウアドレス
バッファ、ＡｌｖｌＸ・・・アトレスマルナブレクサ、
ＣＡＤＢ・・・カラムアドレス八ソファ、ＭＡ・・・メ
インアンプ、ＤＯＢ・・・データ出カバソファ、ＬＩＩ
Ｂ・・・データ入カバソファ、ＲＥ　Ｆ”　Ｃ・・・リ
フレッシュカウンタ。 Ｃｓ・・・情報蓄積用キ中バシク、Ｑｍ・・・アドレス
選択ＭＯ３ＦＥＴ、Ｑ１〜Ｑ４・・・Ｐナヤンネル、Ｖ
ＩＯ３ＦＬＥＴ、Ｑ５〜Ｑ１４・・５ＮチャンネルＭＯ
ＳＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、予備メモリアレイに対応して割り当てられる不良ア
   ドレスを記憶し、上記不良アドレスと外部から指定され
   るアドレスとを比較して両アドレスが一致した場合に、
   上記予備メモリアレイへの切り換えを外部から供給され
   る所定の制御信号に従って選択的に行う冗長アドレス切
   り換え回路を具備することを特徴とする半導体記憶装置
   。 ２、上記冗長アドレス切り換え回路は、上記予備メモリ
   アレイに対応して設けられメモリアレイの不良アドレス
   を記憶する不良アドレス記憶回路と、上記不良アドレス
   と外部から指定されるアドレスとを比較するアドレス比
   較回路と、上記アドレス比較回路により形成されるアド
   レス一致信号を上記制御信号に従って選択的に伝達する
   ゲート回路と、上記ゲート回路の出力信号を受け上記予
   備メモリアレイに対応したワード線又はデータ線を選択
   状態とする予備メモリアレイ駆動回路とを含むものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。