JPS59185099A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS59185099A JPS59185099A JP59036719A JP3671984A JPS59185099A JP S59185099 A JPS59185099 A JP S59185099A JP 59036719 A JP59036719 A JP 59036719A JP 3671984 A JP3671984 A JP 3671984A JP S59185099 A JPS59185099 A JP S59185099A
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は不揮発性半導体メモリに関する。
一般に、ＦＲＯＭ（プログラマブルリードオンリメモリ
）のうち、ユーザ側で紫外線による消去および電気的再
書き込み可能々ＥＰＲＯＭ （イレーザブルＦＲＯＭ
）は、その便利さによシマイクロコンピュータ等のメモ
リとして最近非常によく利用されている。第１図は、こ
のよりなＥＰＲＯＭの従来例の一部を示すものであり、
１゜〜輸はそれぞれ絶縁ダート型電界効果トランジスタ
（例えばＭＯＳ−ＦＥＴ ）を用いてなる行デコーダ、
２ｏ〜２ｎは同じ（ＭＯＳ−ＦＥＴを用いてなる行バツ
フア回路、３．〜３ｎは不揮発性半導体メモリ素子を用
いてなるメモリセルアレー４の行線である。上紀行デコ
ーダ１゜〜１ｎはそれぞれアドレスデータＡ。−Ａ、が
入力されておシ、このデータＡ。〜Ａ１の１”、０”の
組合せによりどれか１つの行線を選択して駆動し、この
選択された行線がアクティブ状態（”１”レベル）にな
る。すなわち、上記アドレスデータＡ０〜Ａｉがたとえ
ば全てＩＩ ＯＩＩのときには行線３゜が選択され、Ａ
ｏ＝″１”。
）のうち、ユーザ側で紫外線による消去および電気的再
書き込み可能々ＥＰＲＯＭ （イレーザブルＦＲＯＭ
）は、その便利さによシマイクロコンピュータ等のメモ
リとして最近非常によく利用されている。第１図は、こ
のよりなＥＰＲＯＭの従来例の一部を示すものであり、
１゜〜輸はそれぞれ絶縁ダート型電界効果トランジスタ
（例えばＭＯＳ−ＦＥＴ ）を用いてなる行デコーダ、
２ｏ〜２ｎは同じ（ＭＯＳ−ＦＥＴを用いてなる行バツ
フア回路、３．〜３ｎは不揮発性半導体メモリ素子を用
いてなるメモリセルアレー４の行線である。上紀行デコ
ーダ１゜〜１ｎはそれぞれアドレスデータＡ。−Ａ、が
入力されておシ、このデータＡ。〜Ａ１の１”、０”の
組合せによりどれか１つの行線を選択して駆動し、この
選択された行線がアクティブ状態（”１”レベル）にな
る。すなわち、上記アドレスデータＡ０〜Ａｉがたとえ
ば全てＩＩ ＯＩＩのときには行線３゜が選択され、Ａ
ｏ＝″１”。
Ａ１〜Ａ、＝”Ｏ”のときには行線３１が選択される。
なお上記各行バツフア回路２゜〜２ｎにおいて、５はメ
モリセルアレー４に書き込みを行なうときに対応する行
線３゜〜３ｎに書き込み電圧（たとえば２０〜２５Ｖの
高電圧であシ所謂プログラムパルス）を供給する書き込
み回路である。
モリセルアレー４に書き込みを行なうときに対応する行
線３゜〜３ｎに書き込み電圧（たとえば２０〜２５Ｖの
高電圧であシ所謂プログラムパルス）を供給する書き込
み回路である。
ところで、前記メモリセルアレー４の記憶内容の消去に
際しては、消去にかなシ（約３０分間）の時間を要し、
しかもメモリセルアレー４の全メモリセルの記憶内容が
消去してしまう。
際しては、消去にかなシ（約３０分間）の時間を要し、
しかもメモリセルアレー４の全メモリセルの記憶内容が
消去してしまう。
このため従来は、上記メモリセルアレー４の記憶内容の
一部のみを書き換えたい場合でも、全メ再度書き込みを
行なう必要があるので、これに伴なう消去時間だけでも
上述したように長時間を必要とする不都合があった。
一部のみを書き換えたい場合でも、全メ再度書き込みを
行なう必要があるので、これに伴なう消去時間だけでも
上述したように長時間を必要とする不都合があった。
本発明は上記の事情に鑑みてなされたもので、メモリセ
ルアレーの一部書き換えを容易にかつ短時間で行ない得
るばかシか、製造段階における良品の歩留シ率を改善し
得る不揮発性半導体メモリを提供することにある。
ルアレーの一部書き換えを容易にかつ短時間で行ない得
るばかシか、製造段階における良品の歩留シ率を改善し
得る不揮発性半導体メモリを提供することにある。
上記目的を達成するためこの発明にあっては、メモリセ
ルアレーの一部に予備メモリセルを設けると共に、この
メモリセルを選択するだめのアドレスデータを書き込み
可能な不揮発性半導体メモリ素子を用いてなる予備のデ
コーダを設けておくようにした不揮発性半導体メモリが
提供されている。
ルアレーの一部に予備メモリセルを設けると共に、この
メモリセルを選択するだめのアドレスデータを書き込み
可能な不揮発性半導体メモリ素子を用いてなる予備のデ
コーダを設けておくようにした不揮発性半導体メモリが
提供されている。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図において、１ｏは紫外線による消去が可能で電気
的再書き込みが可能な不揮発性半導体メモリ素子を用い
て外るメモリセルアレーであシ、通常使用される主メモ
リセル領域Ｍのほか、一部書換用に使用される予備メモ
リセル領域Ｓ（たとえば２行分のメモリセル）を有して
おり、Ｒｏ〜Ｒｎは上記主メモリセル領域の行線、Ｒ’
ｒ 、 Ｂ′２は上記予備メモリセル領域Ｓの行線であ
る。そして上記主メモリセル領域Ｍの行線Ｉζ。〜Ｒｎ
に対応して、第１図と同様のデコーダ１゜〜１ｎおよび
行バツフア回路２゜〜２ｎが設けられておシ、予備メモ
リセル領域Ｓの行線Ｒ１゜Ｒ′２に対応して予備行デコ
ーダ１１．１２および予備行バッファ回路１３．１４が
設けられている。上記予備行デコーダ１１．１２におい
ては、２（ｉ＋１）個の不揮発性半導体メモリ素子たと
えばンローティンググート壓メモリセルトランジスタＴ
０〜ＴＩ 、 Ｔ１０−、ｒｌが並列に接続され、これ
らのダートにはアドレスデータＡ０〜ＡｉおよびＸ０〜
Ｘ１が印加される。また上記トランジスタＴ。−’ｒ、
、 Ｔ’ｏ〜Ｔ’、の接続ライン１５と電源ｖｃとの
間にゲート・ソースが接し′シされたデプレッションＷ
） ランジスタＴＩ）トエンノ１ンスメント型トラン
ジスタＴＥとの直列接続回路が挿入されて２シ、まだ上
記接続ジイン１５と電源端子１６との間にエンハンスメ
ント屋トランジスタＴ％が挿入されている。そして上記
トランジスタＴ□のダートには、アドレス替き込み時に
０■となる信号Ｒ／百（デコーダ１）ではＲ／百１、デ
コーダ１２ではＲ／Ｐ２ ）が印加され、前記トランジ
スタＴ／のケ゛−トには、アドレス書き込み時に高電圧
（たとえば２５■）となる信号π／Ｐ（デコーダ１１で
はπ／ ｐ ｔ、デコーダ１２ではπ／Ｐ２）が印加さ
れるようになっている。
的再書き込みが可能な不揮発性半導体メモリ素子を用い
て外るメモリセルアレーであシ、通常使用される主メモ
リセル領域Ｍのほか、一部書換用に使用される予備メモ
リセル領域Ｓ（たとえば２行分のメモリセル）を有して
おり、Ｒｏ〜Ｒｎは上記主メモリセル領域の行線、Ｒ’
ｒ 、 Ｂ′２は上記予備メモリセル領域Ｓの行線であ
る。そして上記主メモリセル領域Ｍの行線Ｉζ。〜Ｒｎ
に対応して、第１図と同様のデコーダ１゜〜１ｎおよび
行バツフア回路２゜〜２ｎが設けられておシ、予備メモ
リセル領域Ｓの行線Ｒ１゜Ｒ′２に対応して予備行デコ
ーダ１１．１２および予備行バッファ回路１３．１４が
設けられている。上記予備行デコーダ１１．１２におい
ては、２（ｉ＋１）個の不揮発性半導体メモリ素子たと
えばンローティンググート壓メモリセルトランジスタＴ
０〜ＴＩ 、 Ｔ１０−、ｒｌが並列に接続され、これ
らのダートにはアドレスデータＡ０〜ＡｉおよびＸ０〜
Ｘ１が印加される。また上記トランジスタＴ。−’ｒ、
、 Ｔ’ｏ〜Ｔ’、の接続ライン１５と電源ｖｃとの
間にゲート・ソースが接し′シされたデプレッションＷ
） ランジスタＴＩ）トエンノ１ンスメント型トラン
ジスタＴＥとの直列接続回路が挿入されて２シ、まだ上
記接続ジイン１５と電源端子１６との間にエンハンスメ
ント屋トランジスタＴ％が挿入されている。そして上記
トランジスタＴ□のダートには、アドレス替き込み時に
０■となる信号Ｒ／百（デコーダ１）ではＲ／百１、デ
コーダ１２ではＲ／Ｐ２ ）が印加され、前記トランジ
スタＴ／のケ゛−トには、アドレス書き込み時に高電圧
（たとえば２５■）となる信号π／Ｐ（デコーダ１１で
はπ／ ｐ ｔ、デコーダ１２ではπ／Ｐ２）が印加さ
れるようになっている。
一方、前記予備行バッファ回路１３．１４は、通常の行
バツフア回路２゜〜２ｎと同様な構成である。
バツフア回路２゜〜２ｎと同様な構成である。
さらに、前記通常の行デコーダ１ｏ〜１ｎのデコード出
力線６゜〜６ｎと接地端との１１ｊには、それぞれ２個
のトランジスタＴＡ、 ＴＢのドレイン・ノース間が接
続されておシ、トランジスタＴＡ群の各ダートは前記予
備行バッファ回路１３の出力端に信号線７によシ接続さ
れ、またトランジスタＴＢ群の各ダートは前記予備行バ
ッファ回路１４の出力端に信号線８にょシ接続されてい
る。
力線６゜〜６ｎと接地端との１１ｊには、それぞれ２個
のトランジスタＴＡ、 ＴＢのドレイン・ノース間が接
続されておシ、トランジスタＴＡ群の各ダートは前記予
備行バッファ回路１３の出力端に信号線７によシ接続さ
れ、またトランジスタＴＢ群の各ダートは前記予備行バ
ッファ回路１４の出力端に信号線８にょシ接続されてい
る。
なお、１６はメモリセルアレー１０の列線を選択するた
めの列デコーダであシ、その他の周辺回路については図
示を省略している。また第２図のメモリは、Ｎチャンネ
ルプロセスにょシ製造されている。
めの列デコーダであシ、その他の周辺回路については図
示を省略している。また第２図のメモリは、Ｎチャンネ
ルプロセスにょシ製造されている。
次に、上記構成による不揮発性半導体メモリの動作を説
明する。通常の書き込みは、入力データをセットし、行
デコーダ１゜〜１ｎにょシ主メモリセル領域Ｍの行線Ｒ
６〜Ｒｎを選択して行バツフア回路２゜〜２ｎの書き込
み回路（第１図５参照）に書き込み電圧■、を印加し、
主メモリセル領域Ｍのメモリセルに入力データを書き込
む。
明する。通常の書き込みは、入力データをセットし、行
デコーダ１゜〜１ｎにょシ主メモリセル領域Ｍの行線Ｒ
６〜Ｒｎを選択して行バツフア回路２゜〜２ｎの書き込
み回路（第１図５参照）に書き込み電圧■、を印加し、
主メモリセル領域Ｍのメモリセルに入力データを書き込
む。
次に上記のように書き込まれた内容の一部をえを必要と
するアドレスを指定し、このアドレスを予備メモリセル
領域Ｓの行線に割シ当てる。
するアドレスを指定し、このアドレスを予備メモリセル
領域Ｓの行線に割シ当てる。
すなわち、たとえば行線Ｒ８のメモリセルの記憶内容を
書き換える場合には、アドレスデータＡｏ−Ａｉ入力を
ＩＩ ＯＩＩ、Ａｏ−＊１人力を高電圧（たとえば２５
Ｖ ） 、Ｒ／Ｐ１人力を°′Ｏ”、π／Ｐ。
書き換える場合には、アドレスデータＡｏ−Ａｉ入力を
ＩＩ ＯＩＩ、Ａｏ−＊１人力を高電圧（たとえば２５
Ｖ ） 、Ｒ／Ｐ１人力を°′Ｏ”、π／Ｐ。
入力を高電圧（たとえば２５■）に設定し、電源端子１
６に高電圧（たとえば２５Ｖ）のプログラムパルスを印
加すれば、トランジスタＴ８はオフ、トランジスタＴ′
Ｆ、はオンになり、、Ａｏ−Ａｉ大入力印加されている
フローティングゲート型トランジスタＴ′。〜Ｔ／、の
ドレイン・ダートに高電圧がかかシ、それぞれの７０−
テインググートに電子の注入が行われる。これにより上
記トランジスタＴ′。〜Ｔ／、は、こののちケゝ−ト入
力電圧が０−ｖｃの範囲ではカットオフの状態になシ、
行線Ｒ′□にＡ。−Ａ１−”０”のアドレスが割シ当て
られたことになる。したがって、こののちＡ。
６に高電圧（たとえば２５Ｖ）のプログラムパルスを印
加すれば、トランジスタＴ８はオフ、トランジスタＴ′
Ｆ、はオンになり、、Ａｏ−Ａｉ大入力印加されている
フローティングゲート型トランジスタＴ′。〜Ｔ／、の
ドレイン・ダートに高電圧がかかシ、それぞれの７０−
テインググートに電子の注入が行われる。これにより上
記トランジスタＴ′。〜Ｔ／、は、こののちケゝ−ト入
力電圧が０−ｖｃの範囲ではカットオフの状態になシ、
行線Ｒ′□にＡ。−Ａ１−”０”のアドレスが割シ当て
られたことになる。したがって、こののちＡ。
〜Ａ 、 ＝ＩＩ Ｑ ＃、Ａ０〜Ａ１＝”１” （Ｖ
Ｃ）、Ｒ／Ｐ□＝”１”、π／Ｐ１−”０”に設定して
読出し状態にすれば、予備行デコーダ１１のデコード出
力がＩＩ Ｉ ＩＩとなｐ行線Ｒ／、が選択されるので
、この行線Ｒ′□に対応する予備行パ、ファ回路１３の
書き込み回路（第１図５参照）に書き込み電圧■２を印
加することによって、行線Ｒ／、のメモリセルに別途与
えられる入力データを新しく書き込むことができ、等測
的に主メモリセル領域Ｍの行線Ｒ８に接続されたメモリ
セルの記憶内容を書き直すことが可能になる。すなわち
このように、メモリセルアレー１０の全記憶内容を消去
することなく一部書き換えがなされたメモリセルアレー
１０に対してＡ。−Ａｉ＝”Ｏ”のアドレス指定がなさ
れると、予備行デコーダ１１および予備行バッファ回路
１３が自動的に予備メモリセル領域Ｓの行線Ｒ′□を選
択し、しかもこのとき予備行バッファ回路１３の１”出
力が信号線７を経てダートに印加されるトランジスタＴ
Ａがオン状態になシ、行デコーダ１０による主メモリセ
ル領域Ｍの行線Ｒ０の選択動作を禁止するようになる。
Ｃ）、Ｒ／Ｐ□＝”１”、π／Ｐ１−”０”に設定して
読出し状態にすれば、予備行デコーダ１１のデコード出
力がＩＩ Ｉ ＩＩとなｐ行線Ｒ／、が選択されるので
、この行線Ｒ′□に対応する予備行パ、ファ回路１３の
書き込み回路（第１図５参照）に書き込み電圧■２を印
加することによって、行線Ｒ／、のメモリセルに別途与
えられる入力データを新しく書き込むことができ、等測
的に主メモリセル領域Ｍの行線Ｒ８に接続されたメモリ
セルの記憶内容を書き直すことが可能になる。すなわち
このように、メモリセルアレー１０の全記憶内容を消去
することなく一部書き換えがなされたメモリセルアレー
１０に対してＡ。−Ａｉ＝”Ｏ”のアドレス指定がなさ
れると、予備行デコーダ１１および予備行バッファ回路
１３が自動的に予備メモリセル領域Ｓの行線Ｒ′□を選
択し、しかもこのとき予備行バッファ回路１３の１”出
力が信号線７を経てダートに印加されるトランジスタＴ
Ａがオン状態になシ、行デコーダ１０による主メモリセ
ル領域Ｍの行線Ｒ０の選択動作を禁止するようになる。
同様に、予備行デコーダ１２および予備行バッファ回路
１４も、必要に応じて上記Ａ。〜Ａｉ＝″′０”以外の
アドレスを予備メモリセル領域Ｓの行線Ｒ′２に割り当
てて書き込みを行なうことによって、この割シ当てアド
レスと同じアドレスの主メモリセル領域Ｍ内のメモリセ
ルの書き直しを、メモリセルアレーの全消去を行わずに
容易かつ短時間で行なうことができる。
１４も、必要に応じて上記Ａ。〜Ａｉ＝″′０”以外の
アドレスを予備メモリセル領域Ｓの行線Ｒ′２に割り当
てて書き込みを行なうことによって、この割シ当てアド
レスと同じアドレスの主メモリセル領域Ｍ内のメモリセ
ルの書き直しを、メモリセルアレーの全消去を行わずに
容易かつ短時間で行なうことができる。
なお、上記実施例は予備のメモリセルを２行分設けたが
、これに限らず３行分以上のメモリセルを設け、これに
対応して予備行デコーダ１１．１２、予備行バッファ回
路１３，１４、信号線７，８、トランジスタＴＡ、ＴＢ
を増設するようにすれば、書き直し容量を増大させるこ
とができる。また、予備のメモリセルを複数Ｕ）桁分設
ける場合に、行デコーダ１゜−稲それぞれにおいて信号
線７，８、トランジスタＴＡ、ＴＢをそれぞれ１本、１
個で兼用するために、第３図に示すように各予備行バッ
ファ回路の出力Ｐ０〜Ｐｊをノアゲート３０に導き、と
のノアゲート３０の出力をインバータ回路３１により反
転して共通の信号線３２に送り出すようにしてもよい。
、これに限らず３行分以上のメモリセルを設け、これに
対応して予備行デコーダ１１．１２、予備行バッファ回
路１３，１４、信号線７，８、トランジスタＴＡ、ＴＢ
を増設するようにすれば、書き直し容量を増大させるこ
とができる。また、予備のメモリセルを複数Ｕ）桁分設
ける場合に、行デコーダ１゜−稲それぞれにおいて信号
線７，８、トランジスタＴＡ、ＴＢをそれぞれ１本、１
個で兼用するために、第３図に示すように各予備行バッ
ファ回路の出力Ｐ０〜Ｐｊをノアゲート３０に導き、と
のノアゲート３０の出力をインバータ回路３１により反
転して共通の信号線３２に送り出すようにしてもよい。
すなわち、この信号線３２が前記信号線？あるいは８に
相当する。
相当する。
なお、上記実施例におけるメモリセルアレー１０および
予備行デコーダＩ Ｊ 、 １２．の不揮発性半導体メ
モリ素子としては、フローティングダート型トランジス
タのｔｔがこれと同等の機能を有するものとしてダート
絶縁膜内に電荷捕獲手段を有する他のトランジスタ、た
とえばＳ ｉＯ２（酸化シリコン）膜とポリシリコン層
との間に５ｉ３Ｎ４（シリコンナイトライド）が設けら
れたＭＮＯＳ （メタルナイトライドオキサイドセミコ
ンダクタ）型トランジスタとが、ヒーーズ溶断型メモリ
セルとかあるいはこれらの組合せなどが使用可能である
。ヒユーズ溶断型のＦＲＯＭの場合この発明は特に有効
である。ヒユーズ溶断型のものでは一度書き込みを行な
えばもはや書き直すことは出来ない。このため、一部の
メモリセルの記憶内容を書きかえる必要が生じた場合で
も、別なヒユーズ溶断型のＦＲＯＭにあらたに書き込み
を行なわねばならない。一部の記憶内容を換えるたびに
、あらたに別なものを使用しなければならない。この様
な時、本発明に示した機能を具備しておれば、ヒユーズ
溶断型のＰＲＯＭにおいても、一部のみメモリセルの記
憶内容が書き換え可能となシ、一部を書き換えるたび別
なものを使用するというムダがなくなる。
予備行デコーダＩ Ｊ 、 １２．の不揮発性半導体メ
モリ素子としては、フローティングダート型トランジス
タのｔｔがこれと同等の機能を有するものとしてダート
絶縁膜内に電荷捕獲手段を有する他のトランジスタ、た
とえばＳ ｉＯ２（酸化シリコン）膜とポリシリコン層
との間に５ｉ３Ｎ４（シリコンナイトライド）が設けら
れたＭＮＯＳ （メタルナイトライドオキサイドセミコ
ンダクタ）型トランジスタとが、ヒーーズ溶断型メモリ
セルとかあるいはこれらの組合せなどが使用可能である
。ヒユーズ溶断型のＦＲＯＭの場合この発明は特に有効
である。ヒユーズ溶断型のものでは一度書き込みを行な
えばもはや書き直すことは出来ない。このため、一部の
メモリセルの記憶内容を書きかえる必要が生じた場合で
も、別なヒユーズ溶断型のＦＲＯＭにあらたに書き込み
を行なわねばならない。一部の記憶内容を換えるたびに
、あらたに別なものを使用しなければならない。この様
な時、本発明に示した機能を具備しておれば、ヒユーズ
溶断型のＰＲＯＭにおいても、一部のみメモリセルの記
憶内容が書き換え可能となシ、一部を書き換えるたび別
なものを使用するというムダがなくなる。
また上記実施例は、主メモリセル領域の行線方向のメモ
リセルに関して予備メモリセルを設けたが、主メモリセ
ル領域の列線方向のメモリセルに関して予備メモリセル
を設けるようにしてもよい。この場合は、予備メモリセ
ル領域の列線を選択するだめの予備列デコーダを設け、
この予備列デコーダの選択出力により主メモリセル領域
に対応する列デコーダの選択出力を禁止するようにすれ
ばよい。
リセルに関して予備メモリセルを設けたが、主メモリセ
ル領域の列線方向のメモリセルに関して予備メモリセル
を設けるようにしてもよい。この場合は、予備メモリセ
ル領域の列線を選択するだめの予備列デコーダを設け、
この予備列デコーダの選択出力により主メモリセル領域
に対応する列デコーダの選択出力を禁止するようにすれ
ばよい。
上述したように上記実施例の不揮発性半導体メモリによ
れば、メモリセルアレーとして主メモリセル領域の他に
予備メモリセル領域を設けると共に、この予備メモリセ
ル領域の行線または列線を選択するための不揮発性半導
体メモリ素子を用いてなる予備行デコーダまたは予備行
デコーダを設けておき、主メモリセル領域のうち書き換
えを必要とするメモリセルに対応するアドレスデータを
予備行デコーダまたは予備列デコーダに書き込み、この
予備行デコーダまたは予備列デコーダの選択出力にょシ
主メモリセル領域に対応する行デコーダまたは列デコー
ダの選択出力を禁止させるようにしたものである。
れば、メモリセルアレーとして主メモリセル領域の他に
予備メモリセル領域を設けると共に、この予備メモリセ
ル領域の行線または列線を選択するための不揮発性半導
体メモリ素子を用いてなる予備行デコーダまたは予備行
デコーダを設けておき、主メモリセル領域のうち書き換
えを必要とするメモリセルに対応するアドレスデータを
予備行デコーダまたは予備列デコーダに書き込み、この
予備行デコーダまたは予備列デコーダの選択出力にょシ
主メモリセル領域に対応する行デコーダまたは列デコー
ダの選択出力を禁止させるようにしたものである。
したがってユーザ側で、メモリセルアレーの記憶内容を
全て消去することなく、一部の記憶内容のみを簡単に書
き換えることができるので、消去のために従来必要とし
た比較的長い時間を著しく短縮することができ、ＥＰＲ
ＯＭの使用上一層便利になる。
全て消去することなく、一部の記憶内容のみを簡単に書
き換えることができるので、消去のために従来必要とし
た比較的長い時間を著しく短縮することができ、ＥＰＲ
ＯＭの使用上一層便利になる。
またメーカ側においても、ＥＰＲＯＭの製造時にメモリ
セルの一部たとえば一個のメモリセルに書き込みができ
ないような場合に、とのＥＦＲＯＭを不良品として処理
していたが、本発明にょれば上記不良のメモリセルに代
えて予備メモリセル領域の予備メモリセルを選択するよ
うに予備のデコーダニ書き込み（アドレスプログラム）
を行なうようにすれば、とのＥＦＲＯＭを良品として処
理でき、歩留シを向上させることができる。
セルの一部たとえば一個のメモリセルに書き込みができ
ないような場合に、とのＥＦＲＯＭを不良品として処理
していたが、本発明にょれば上記不良のメモリセルに代
えて予備メモリセル領域の予備メモリセルを選択するよ
うに予備のデコーダニ書き込み（アドレスプログラム）
を行なうようにすれば、とのＥＦＲＯＭを良品として処
理でき、歩留シを向上させることができる。
但しこの場合、予備のデコーダにも紫外線消去型メモリ
素子を使用している場合には、メモリセルアレーへの紫
外線照射時に予備のデコーダの内容が消去されないよう
な工夫が必要であシ、これはたとえば紫外線の通過しな
いアルミニウム等の金属で予備のデコーダ部を覆えばよ
い。
素子を使用している場合には、メモリセルアレーへの紫
外線照射時に予備のデコーダの内容が消去されないよう
な工夫が必要であシ、これはたとえば紫外線の通過しな
いアルミニウム等の金属で予備のデコーダ部を覆えばよ
い。
本願発明は、予備メモリセルへの切シ換えに、メモリセ
ルを構成している浮遊り゛−ト型の不揮発性メモリ素子
を用いているため、切シ換えのために不揮発性メモリ素
子へ書き込みを行なう方法は、上記メモリセルへのデー
タ１き込みと同一の方法でよく、このため、失敗の確率
は、非常に少ない。
ルを構成している浮遊り゛−ト型の不揮発性メモリ素子
を用いているため、切シ換えのために不揮発性メモリ素
子へ書き込みを行なう方法は、上記メモリセルへのデー
タ１き込みと同一の方法でよく、このため、失敗の確率
は、非常に少ない。
すなわち従来は、例えばポリシリコンヒユーズ素子を、
レーザー光線で切断して行なってぃたが、ヒユーズ切断
の際に照準合わせの時間がットがあった。また、切断の
際ポリシリコンの飛沫がとび、信頼性上池の素子へ悪影
響を及ばず恐れがあった。また、ポリシリコンヒユーズ
素子に、過大電流を流して、切断する場合も切断のため
に過大電流を流す回路が必要であｐｌまた、溶断の際飛
沫が飛びちるのは上記と同様である。
レーザー光線で切断して行なってぃたが、ヒユーズ切断
の際に照準合わせの時間がットがあった。また、切断の
際ポリシリコンの飛沫がとび、信頼性上池の素子へ悪影
響を及ばず恐れがあった。また、ポリシリコンヒユーズ
素子に、過大電流を流して、切断する場合も切断のため
に過大電流を流す回路が必要であｐｌまた、溶断の際飛
沫が飛びちるのは上記と同様である。
このように、浮遊ダート型の不揮発性メモリ素子で、予
備セルへ切シかえるのは、テスト時間が短縮され他の素
子への悪影響はないというメリットがある。また最近は
、紫外線消去型の不揮発性半導体メモリをグラスチック
の／Ｊッヶージに封入し、一度書き込みを行なうと、紫
外線で消去出来ない、Ｏｎｅ ｔｉｍｅ ＰＲＯＭとし
て売シ出している。すなわち浮遊ダート型のＭＯＳＦＥ
Ｔをメモリセルとして、紫外線をとおさないプラスチッ
クに封入されている。この様なＯｎｅ ｔｉｍｅＦＲＯ
Ｍにおいては、予備のメモリセルへ切シ換えう必要はな
い。
備セルへ切シかえるのは、テスト時間が短縮され他の素
子への悪影響はないというメリットがある。また最近は
、紫外線消去型の不揮発性半導体メモリをグラスチック
の／Ｊッヶージに封入し、一度書き込みを行なうと、紫
外線で消去出来ない、Ｏｎｅ ｔｉｍｅ ＰＲＯＭとし
て売シ出している。すなわち浮遊ダート型のＭＯＳＦＥ
Ｔをメモリセルとして、紫外線をとおさないプラスチッ
クに封入されている。この様なＯｎｅ ｔｉｍｅＦＲＯ
Ｍにおいては、予備のメモリセルへ切シ換えう必要はな
い。
本発明は上述したように、不揮発性半導体メモリ素子を
用いてガるメモリセルアレーの一部書き換えを容易にか
つ短時間で行ない得るばかシか、製造段階における良品
の歩留り率を改善し得る不揮発性半導体メモリを提供で
きる。
用いてガるメモリセルアレーの一部書き換えを容易にか
つ短時間で行ない得るばかシか、製造段階における良品
の歩留り率を改善し得る不揮発性半導体メモリを提供で
きる。
第１図は従来の不揮発性半導体メモリを示す構成説明図
、第２図は本発明に係る不揮発性半導体メモリの一実施
例を示す構成説明図、第３図は第２図の信号縁７，８お
よびトランジスタＴＡ、ＴＢに関する部分の変形例を示
す回路図である。 １ｏ〜１ｎ・・行デコーダ、５・・書き込み回路、６゜
〜６ｎ・・・デコード出力線、１θ・メモリセルアレー
、１１．１２・・・予備行デコーダ、１６・・列デコー
ダ、Ｒｏ〜Ｒ，、Ｒ’１．Ｒ’２ 行綜、Ｔ。 〜Ｔｉ、Ｔ′ｏ〜Ｔ′ｉ・・・フローティングケ゛−ト
型トランジスタ、Ｍ・・・主メモリセル領域、Ｓ・・・
予備メモリセル領域。 出願人代理人 弁理士 鈴 江 武 彦５８
、第２図は本発明に係る不揮発性半導体メモリの一実施
例を示す構成説明図、第３図は第２図の信号縁７，８お
よびトランジスタＴＡ、ＴＢに関する部分の変形例を示
す回路図である。 １ｏ〜１ｎ・・行デコーダ、５・・書き込み回路、６゜
〜６ｎ・・・デコード出力線、１θ・メモリセルアレー
、１１．１２・・・予備行デコーダ、１６・・列デコー
ダ、Ｒｏ〜Ｒ，、Ｒ’１．Ｒ’２ 行綜、Ｔ。 〜Ｔｉ、Ｔ′ｏ〜Ｔ′ｉ・・・フローティングケ゛−ト
型トランジスタ、Ｍ・・・主メモリセル領域、Ｓ・・・
予備メモリセル領域。 出願人代理人 弁理士 鈴 江 武 彦５８
Claims (2)
- （１）不揮発性半導体メモリ素子を用いてなシ主メモリ
セル領域およびこの主メモリセル領域の一部と切替えて
使用される予備メモリセル領域を有するメモリセルアレ
ーと、アドレスデータ入力によって上記主メモリセル領
域の行線および列線を選択する行デコーダおよび列デコ
ーダと、上記主メモリセル領域の一部を上記予備メモリ
セル領域に切替えるための情報を記憶する不揮発性半導
体メモリ素子が設けられた切替情報記憶手段と、上記主
メモリセル領域用の行線、列線および予備メモリセル領
域用の行線または列線にそれぞれ対応して接続され、各
対応する行線、列線に接続されたメモリ素子へのデータ
書き込み時に書き込み電圧を供給するための書き込み回
路とを具備したことを特徴とする不揮発性半導体メモリ
。 - （２）前記不揮発性半導体メモリ素子は蓄外線消去型の
ものであシ、かつ前記切替情報記憶手段が光遮蔽手段で
覆われている特許請求の範囲第１項に記載の不揮発性半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036719A JPS59185099A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036719A JPS59185099A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170526A Division JPS6051200B2 (ja) | 1980-12-03 | 1980-12-03 | 紫外線消去型不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59185099A true JPS59185099A (ja) | 1984-10-20 |
| JPS6240797B2 JPS6240797B2 (ja) | 1987-08-31 |
Family
ID=12477554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036719A Granted JPS59185099A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59185099A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH0218795A (ja) * | 1988-07-06 | 1990-01-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06236699A (ja) * | 1991-07-11 | 1994-08-23 | Gold Star Electron Co Ltd | 半導体メモリ・リダンダンシ回路 |
| JP2007301593A (ja) * | 2006-05-10 | 2007-11-22 | Matsushita Electric Ind Co Ltd | 加圧装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145640U (ja) * | 1988-03-17 | 1989-10-06 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
| JPS551607A (en) * | 1978-06-16 | 1980-01-08 | Nec Corp | Read data correction system of mask read-only memory |
| JPS55105898A (en) * | 1979-02-02 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
-
1984
- 1984-02-28 JP JP59036719A patent/JPS59185099A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
| JPS551607A (en) * | 1978-06-16 | 1980-01-08 | Nec Corp | Read data correction system of mask read-only memory |
| JPS55105898A (en) * | 1979-02-02 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH0218795A (ja) * | 1988-07-06 | 1990-01-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06236699A (ja) * | 1991-07-11 | 1994-08-23 | Gold Star Electron Co Ltd | 半導体メモリ・リダンダンシ回路 |
| JP2007301593A (ja) * | 2006-05-10 | 2007-11-22 | Matsushita Electric Ind Co Ltd | 加圧装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240797B2 (ja) | 1987-08-31 |
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