JPH04192198A - 冗長回路 - Google Patents
冗長回路Info
- Publication number
- JPH04192198A JPH04192198A JP2326886A JP32688690A JPH04192198A JP H04192198 A JPH04192198 A JP H04192198A JP 2326886 A JP2326886 A JP 2326886A JP 32688690 A JP32688690 A JP 32688690A JP H04192198 A JPH04192198 A JP H04192198A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- redundant line
- redundant
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置で欠陥なとにより不良メモ
リセルを含むチップを、あらかしめ備えた予備のメモリ
セルて救済することにより不良率を低減させる冗長回路
に関するものである。
リセルを含むチップを、あらかしめ備えた予備のメモリ
セルて救済することにより不良率を低減させる冗長回路
に関するものである。
第２図は、従来のレーサートリミング（以下ＬＴと称す
）を用いてポリシリコンヒユーズを溶断することにより
不良メモリセルを予備のメモリセルて救済する冗長回路
図であり、図において、（１）は電源Ｖｃｃ 、（２）
ハＧＮＤ 、（３）、 （９）ハ容量、＋４）、 ＱＯ
）はポリシリコンヒユーズ、（５）、 （６）、 （７
）、 ＱＬ）、 ＣＩ２．１７）ハインバータ回路、（
８ａ）は冗長ライン選択回路、０３はｅｘ−ＯＲ回路、
（１４ａ）、 （１４ｂ）はアドレス選択回路、ａ９は
冗長ラインのデコーダであるＮＡＮＤ回路、０■は正規
デコーダをディスエーブルにする信号、αａは冗長ライ
ンである。
）を用いてポリシリコンヒユーズを溶断することにより
不良メモリセルを予備のメモリセルて救済する冗長回路
図であり、図において、（１）は電源Ｖｃｃ 、（２）
ハＧＮＤ 、（３）、 （９）ハ容量、＋４）、 ＱＯ
）はポリシリコンヒユーズ、（５）、 （６）、 （７
）、 ＱＬ）、 ＣＩ２．１７）ハインバータ回路、（
８ａ）は冗長ライン選択回路、０３はｅｘ−ＯＲ回路、
（１４ａ）、 （１４ｂ）はアドレス選択回路、ａ９は
冗長ラインのデコーダであるＮＡＮＤ回路、０■は正規
デコーダをディスエーブルにする信号、αａは冗長ライ
ンである。
次に動作について説明する。冗長回路を使用しない通常
動作時には、ポリノリコンヒユーズ（４）はＧＮＤ （
２）と接地しているので、インバータ回路（５）に“Ｌ
”レベルが入力され、インバータ回路（５）の出力は“
Ｈ”レベルとなり、次段のインバータ回路（７）に入力
される。またインバータ回路（６）によって“Ｈ”レベ
ルの信号かラッチされる。インバータ回路（７）の出力
「ｅ信号は“Ｌ”レベルとなりＮＡＮＤ回路四回路力Ｏ
Ｆ５は常時“Ｈルヘルを出力し、冗長ライン０砂はイン
バータ回路αηによって反転され常時“Ｌ”レベルとな
り冗長ラインは非選択状態である。
動作時には、ポリノリコンヒユーズ（４）はＧＮＤ （
２）と接地しているので、インバータ回路（５）に“Ｌ
”レベルが入力され、インバータ回路（５）の出力は“
Ｈ”レベルとなり、次段のインバータ回路（７）に入力
される。またインバータ回路（６）によって“Ｈ”レベ
ルの信号かラッチされる。インバータ回路（７）の出力
「ｅ信号は“Ｌ”レベルとなりＮＡＮＤ回路四回路力Ｏ
Ｆ５は常時“Ｈルヘルを出力し、冗長ライン０砂はイン
バータ回路αηによって反転され常時“Ｌ”レベルとな
り冗長ラインは非選択状態である。
一方、冗長ライン使用時には、冗長ライン選択回路（８
ａ）中のポリシリコンヒユーズ（４）をＬＴによりカッ
トする。また同時に不良アドレスに対応するアドレス選
択回路（＋４ａ）、 （１４ｂ）中のポリシリコンヒユ
ーズ顧もＬＴにより必要に応しカントする。そうすると
、冗長ライン選択回路（８ａ）中のポリシリコンヒユー
ズ（４）はカットされているのてＶｃｃ （１）に接続
された容量（３）によってＨ”レベルの信号かインバー
タ回路（５）に入力される。そうするとｒｅ倍信号“Ｈ
”レベルとなり、冗長ラインの選択かイネーブル状態と
なる。この時、アドレス選択信号面８ （」４ａ’）、
（１４ｂ）中のポリシリコンヒユーズ（ＩＱ）の情報
と外部から入力されるアドレス信号ａ０〜ａ１の情報が
同一になるとｒａ、信号〜ｒａｔ信号はすべて“Ｈ”レ
ベルを出力しＮＡＮＤ回路０′５の出力Ｏｅは“Ｌ”レ
ベルとなり、正規デコーダをディスエーブル状態にし、
冗長ラインａｇの信号は“Ｈ”しへルとなり冗長ライン
が選択される。
ａ）中のポリシリコンヒユーズ（４）をＬＴによりカッ
トする。また同時に不良アドレスに対応するアドレス選
択回路（＋４ａ）、 （１４ｂ）中のポリシリコンヒユ
ーズ顧もＬＴにより必要に応しカントする。そうすると
、冗長ライン選択回路（８ａ）中のポリシリコンヒユー
ズ（４）はカットされているのてＶｃｃ （１）に接続
された容量（３）によってＨ”レベルの信号かインバー
タ回路（５）に入力される。そうするとｒｅ倍信号“Ｈ
”レベルとなり、冗長ラインの選択かイネーブル状態と
なる。この時、アドレス選択信号面８ （」４ａ’）、
（１４ｂ）中のポリシリコンヒユーズ（ＩＱ）の情報
と外部から入力されるアドレス信号ａ０〜ａ１の情報が
同一になるとｒａ、信号〜ｒａｔ信号はすべて“Ｈ”レ
ベルを出力しＮＡＮＤ回路０′５の出力Ｏｅは“Ｌ”レ
ベルとなり、正規デコーダをディスエーブル状態にし、
冗長ラインａｇの信号は“Ｈ”しへルとなり冗長ライン
が選択される。
第３図に製造フローを示す。ＬＴはウェハプロセスのア
ルミニ程完了後、ウェハテスト１を行い、救済の不可、
救済チップの不良アドレスを各ウェハの１チツプ毎の情
報として記憶しておく。次に記憶していた情報をもとに
ＬＴを実施し、必要に応したポリシリコンヒユーズのカ
ットを行う。
ルミニ程完了後、ウェハテスト１を行い、救済の不可、
救済チップの不良アドレスを各ウェハの１チツプ毎の情
報として記憶しておく。次に記憶していた情報をもとに
ＬＴを実施し、必要に応したポリシリコンヒユーズのカ
ットを行う。
従来の冗長回路は以上のように構成されているので、Ｌ
Ｔによる冗長ラインの選択を行っていたのて、−度ヒユ
ーズをカットすると元の状態にもどすことはできない。
Ｔによる冗長ラインの選択を行っていたのて、−度ヒユ
ーズをカットすると元の状態にもどすことはできない。
ウェハテストｌとＬＴの装置がオンラインで動作してい
ない場合には、ウェハテストｌとＬＴの作業は完全に独
立した作業となり、ウェハ順番の入れ違いや、記憶情報
とチップにズレが生した場合等にはヒユーズの選択ミス
が生しる。ヒユーズ選択ミスが起きると不良を救済する
ことはできず、さらには、冗長回路を必要としない完全
良品に冗長ラインを使用してしまい、この時冗長ライン
に不良か存在していたら完全良品か不良になってしまう
という問題があった。
ない場合には、ウェハテストｌとＬＴの作業は完全に独
立した作業となり、ウェハ順番の入れ違いや、記憶情報
とチップにズレが生した場合等にはヒユーズの選択ミス
が生しる。ヒユーズ選択ミスが起きると不良を救済する
ことはできず、さらには、冗長回路を必要としない完全
良品に冗長ラインを使用してしまい、この時冗長ライン
に不良か存在していたら完全良品か不良になってしまう
という問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ヒユーズ選択ミス時には冗長ラインに置き換
えたラインを初期状態に戻し、完全良品を救済できる冗
長回路を得ることを目的とする。
たもので、ヒユーズ選択ミス時には冗長ラインに置き換
えたラインを初期状態に戻し、完全良品を救済できる冗
長回路を得ることを目的とする。
この発明に係る冗長回路は、一度置き換えた予備の行線
、列線を初期状態に戻すポリシリコンヒユーズを設けた
ものである。
、列線を初期状態に戻すポリシリコンヒユーズを設けた
ものである。
この発明における冗長回路は、冗長ラインのディスエー
ブル回路中のポリシリコンヒユーズをカットすることに
より、ヒユーズ選択ミス時の状態を初期状態に戻し、完
全良品か救済される。
ブル回路中のポリシリコンヒユーズをカットすることに
より、ヒユーズ選択ミス時の状態を初期状態に戻し、完
全良品か救済される。
以下、この発明の一実施例を図について説明する。第１
図において、（１）〜α匂は従来例と同一であり説明を
省略する。α９は容量、四はポリシリコンヒユーズ、（
２１）、 （２２）、 （２３）はインバータ回路、（
２４）は冗長ラインディスエーブル回路、（２５）はＮ
ＯＲ回路である。
図において、（１）〜α匂は従来例と同一であり説明を
省略する。α９は容量、四はポリシリコンヒユーズ、（
２１）、 （２２）、 （２３）はインバータ回路、（
２４）は冗長ラインディスエーブル回路、（２５）はＮ
ＯＲ回路である。
次に動作について説明する。冗長回路を使用しない通常
動作時には、ポリシリコンヒユーズ（４）はＧＮＤ （
２）と接地しているので、インバータ回路（５）の出力
は“Ｈ“レベルとなり、“Ｈ“レベルか入力されるＮＯ
Ｒ回路（２５）の出力ｒｅ倍信号、常時“Ｌ“レベルと
なり、ＮＡＮＤ回路０９の出力αＧは常時“Ｈ”レベル
、冗長ラインａ＆は常時非選択状態となる。
動作時には、ポリシリコンヒユーズ（４）はＧＮＤ （
２）と接地しているので、インバータ回路（５）の出力
は“Ｈ“レベルとなり、“Ｈ“レベルか入力されるＮＯ
Ｒ回路（２５）の出力ｒｅ倍信号、常時“Ｌ“レベルと
なり、ＮＡＮＤ回路０９の出力αＧは常時“Ｈ”レベル
、冗長ラインａ＆は常時非選択状態となる。
一方、冗長ライン使用時には、冗長ライン選択回路（８
ｂ）中のポリシリコンヒユーズ（４）をＬＴによりカッ
トする。また同時に不良アドレスに対応するアドレス選
択回路（１４ａ）、 （１４ｂ）中のポリシリコンヒユ
ーズｃｌＯ１もＬＴにより必要に応じカットする。
ｂ）中のポリシリコンヒユーズ（４）をＬＴによりカッ
トする。また同時に不良アドレスに対応するアドレス選
択回路（１４ａ）、 （１４ｂ）中のポリシリコンヒユ
ーズｃｌＯ１もＬＴにより必要に応じカットする。
ＬＴによる救済が問題なく行われた時には、冗長ライン
ディスエーブル回路（２４）中のポリシリコンヒユーズ
四はつながったままて、この時ｒｄ信号は“Ｌルベルを
出力し、ＮＯＲ回路（２５）に入力される。また、冗長
ライン選択回路（８ｂ）中のポリシリコンヒユーズ（４
）はＬＴによりカットされているので、Ｖｃｃ （１）
に接続された容量（３）によって“Ｈ”レベルの信号が
インバータ回路（５）に入力され、結果、“Ｌ”レベル
の信号がＮＯＲ回路（２５）に入力される。
ディスエーブル回路（２４）中のポリシリコンヒユーズ
四はつながったままて、この時ｒｄ信号は“Ｌルベルを
出力し、ＮＯＲ回路（２５）に入力される。また、冗長
ライン選択回路（８ｂ）中のポリシリコンヒユーズ（４
）はＬＴによりカットされているので、Ｖｃｃ （１）
に接続された容量（３）によって“Ｈ”レベルの信号が
インバータ回路（５）に入力され、結果、“Ｌ”レベル
の信号がＮＯＲ回路（２５）に入力される。
ＮＯＲ回路（２５）の２人力はともに“Ｌ”レベルとな
るのでｒｅ倍信号“Ｈ”レベルとなり、冗長ラインの選
択がイネーブル状態となる。この時、アドレス選択信号
回路（１４ａ）、 （１４ｂ）中のポリシリコンヒユー
ズ顛の情報と外部から入力されるアドレス信号ａ０〜ａ
、の情報か同一になるとｒａ０信号〜ｒａ。
るのでｒｅ倍信号“Ｈ”レベルとなり、冗長ラインの選
択がイネーブル状態となる。この時、アドレス選択信号
回路（１４ａ）、 （１４ｂ）中のポリシリコンヒユー
ズ顛の情報と外部から入力されるアドレス信号ａ０〜ａ
、の情報か同一になるとｒａ０信号〜ｒａ。
信号はすべて“Ｈ“レベルを出力し、ＮＡＮＤ回路α５
の出力αＧは“Ｌ”レベルとなり、正規デコーダをディ
スエーブル状態にし、冗長ライン０εか選択される。
の出力αＧは“Ｌ”レベルとなり、正規デコーダをディ
スエーブル状態にし、冗長ライン０εか選択される。
ところてヒユーズ選択ミス時には、冗長ラインディスエ
ーブル回路（２４）中のポリシリコンヒユーズ（イ）を
ＬＴによりカットする。そうするとＶｃｃ （１）と接
続された容量叫によって“Ｈ”レベルの信号がインバー
タ回路（２１）に入力される。さらにインバータ回路（
２３）を経たｒｄ倍信号この時“Ｈ“レベルとなる。そ
うするとＮＯＲ回路（２５）の出力であるｒｅ倍信号“
Ｌ” レベルとなり、ＮＡ４ＪＤ回路α９の出力αＧは
“Ｈ″レベル冗長ラインαｅは“Ｌ”レベルとなり、冗
長ラインは非選択状態、つまり、救済前の初期状態に戻
る。
ーブル回路（２４）中のポリシリコンヒユーズ（イ）を
ＬＴによりカットする。そうするとＶｃｃ （１）と接
続された容量叫によって“Ｈ”レベルの信号がインバー
タ回路（２１）に入力される。さらにインバータ回路（
２３）を経たｒｄ倍信号この時“Ｈ“レベルとなる。そ
うするとＮＯＲ回路（２５）の出力であるｒｅ倍信号“
Ｌ” レベルとなり、ＮＡ４ＪＤ回路α９の出力αＧは
“Ｈ″レベル冗長ラインαｅは“Ｌ”レベルとなり、冗
長ラインは非選択状態、つまり、救済前の初期状態に戻
る。
〔発明の効果］
以上のように、この発明によれば、一度置換した予備の
行線、列線を初期状態に戻すポリシリコンヒユーズを備
えたので、ヒユーズ選択ミス時の完全良品を救済できる
効果かある。
行線、列線を初期状態に戻すポリシリコンヒユーズを備
えたので、ヒユーズ選択ミス時の完全良品を救済できる
効果かある。
第１図はこの発明の一実施例による冗長回路図、第２図
は従来の冗長回路図、第３図は製造フロー図である。 図において、（４）、αω、■はポリシリコンヒユーズ
、ａｇは冗長ラインである。 なお、図中、同一符号は同一、又は相当部分を示す。
は従来の冗長回路図、第３図は製造フロー図である。 図において、（４）、αω、■はポリシリコンヒユーズ
、ａｇは冗長ラインである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数の行線と複数の列線がマトリックス状に配置され、
該両線の交点にメモリトランジスタが接続してある半導
体記憶装置で、レーザー光により溶断し得るポリシリコ
ンヒューズを備え、前記ポリシリコンヒューズを溶断す
ることにより予備の行線、列線と置き換えることのでき
る冗長回路において、一度置き換えた予備の行線、列線
を初期状態に戻すポリシリコンヒューズを設けたことを
特徴とする冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326886A JPH04192198A (ja) | 1990-11-27 | 1990-11-27 | 冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326886A JPH04192198A (ja) | 1990-11-27 | 1990-11-27 | 冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192198A true JPH04192198A (ja) | 1992-07-10 |
Family
ID=18192845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326886A Pending JPH04192198A (ja) | 1990-11-27 | 1990-11-27 | 冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192198A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111098A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | メモリ回路 |
| JP2006019010A (ja) * | 2004-06-30 | 2006-01-19 | Samsung Electronics Co Ltd | 半導体メモリ装置での冗長プログラム回路 |
| JP2007081018A (ja) * | 2005-09-13 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
| JP2009110583A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
| JP2009110584A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
| JP2009110582A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204499A (ja) * | 1986-03-04 | 1987-09-09 | Oki Electric Ind Co Ltd | メモリ装置の冗長回路 |
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04123399A (ja) * | 1990-09-13 | 1992-04-23 | Nec Corp | 冗長デコーダ回路 |
-
1990
- 1990-11-27 JP JP2326886A patent/JPH04192198A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
| JPS62204499A (ja) * | 1986-03-04 | 1987-09-09 | Oki Electric Ind Co Ltd | メモリ装置の冗長回路 |
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| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
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| JPH08111098A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | メモリ回路 |
| JP2006019010A (ja) * | 2004-06-30 | 2006-01-19 | Samsung Electronics Co Ltd | 半導体メモリ装置での冗長プログラム回路 |
| JP2007081018A (ja) * | 2005-09-13 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
| JP2009110583A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
| JP2009110584A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
| JP2009110582A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法 |
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