JPS6380350A

JPS6380350A - 電子計算機

Info

Publication number: JPS6380350A
Application number: JP61225312A
Authority: JP
Inventors: Shizuo Shiokawa; 塩川　鎭雄; Akihiko Matsumoto; 松本　秋彦; Akira Nagoya; 名古屋　彰
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1986-09-24
Filing date: 1986-09-24
Publication date: 1988-04-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電子計算機に関し、特に計算機のアドレッシ
ングおよびアクセス権限チェック機構に関するものであ
る。

〔従来技術〕

従来、電子計算機で走行するプログラムは、論理アドレ
スで記述されたものであり、この論理アドレスはセグメ
ント指定部とセグメント内アドレスとに分割されている
。しかし、アドレスが例えばＩＢＭシステム／３７０の
ように、論理アドレスが２４ビツトの場合には、上位８
ピッ１−でセグメントを指定し、下位１６ビツトがセグ
メント内アドレスとなって、保護はメモリの実ページ単
位に付されている。実際にプログラミングする上で望ま
しいことは、プログラマがメモリの実ページを意識する
ことなく、単に物に対して動作を指定し、物からデータ
を受は取るという物と物との関係で処理することであっ
て、それが人間の行動感覚にも通じて、理解し易い。メ
モリの保護についても、物が物に動作させる時に、それ
が許されているか否かが、物Ａと物Ｂとの関係で決めら
れていることが必要であって、物Ｂのメモリ上の位置で
決めたり、物Ｂを細かく分割した単位で見る必要はない
。ＩＢＭシステム／３７０のようなアーキテクチャでは
、このように、例えば、プログラムモジュールを１つの
単位として扱い、モジュール間でアクセス許可が決めら
れる様式には必ずしもなっていない。

〔発明が解決しようとする問題点〕

このため、従来では、第２図（ａ）に示すように、１ペ
ージに複数のモジュールまたはオブジェクトが存在する
時、ページ単位の保護ではきめ細かな保護が行われず、
しばしば問題を起していた。すなわち、保護の単位がペ
ージ単位であるため、プログラムモジュールＡ、Ｂ、Ｃ
対応のきめ細かな保護が行われない。例えば、第２図（
ｂ）のように、ページ番号に対してアクセス権が付与さ
れているときには、１ページ内にプログラムＡのみが記
述されていれば、それにアクセスできる。しかし、１ペ
ージ内に複数個のプログラムまたはデータが記述されて
いるときには、プログラム単位、データ単位で保護する
ことはできない。

この場合でも、きめ細かな保護を行うだけであれば、ペ
ージより小さい単位で保護をかけることにより、解決で
きる。ただし、その場合にも、物と物との関係には必ず
しもならない。すなわち、保護の意味は、そのページを
アクセスすることの許可であるためである。つまり、ア
ーキテクチャが人間の行動感覚に合わないアーキテクチ
ャである場合、意識しなくてもよいメモリ・アドレスを
意識したり、考えに漏れが生じたり、生産性が低下した
りする。これらの問題を改讐するために提案されたのが
、キャパビリティ・ベースド・アドレッシング（Ｃａｐ
ａｂｉ　１ｉｔ、ｙ　　Ｂ　ａｓｅｄ　　Ａ　ｄｄｒｅ
ｓｓｉｎｇ）であり、オブジェクト指向アーキテクチャ
である。

しかし、このアーキテクチャを採用する場合には、従来
のアーキテクチャとの互換性の間通、あるいは性能の低
下の問題等が生じる。

本発明の目的は、これらの問題を解決するため、従来の
アーキテクチャを実現する回路構成を維持しながら、オ
ブジェクト指向アーキテクチャを採用し、かつ性能の低
下要因を除去することが可能な電子計算機を提供するこ
とにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の電子計算機は、ある
特定のキャラクタを持つものをグルーピングした物（以
下、オブジェクトと呼ぶ）を単位にアドレス変換等の処
理を行う電子計？：１．ｔｉにおいて、現在動作中の主
オブジェクト名を保持するレジスタ（１００）と、該主
オブジェクトがアクセスする対象オブジェクトを定義す
るテーブル群（６００）とを有し、該テーブル群には、
該主オブジェクトと該対象オブジェクトとの間の参照規
定（権限Ａ）と、該対象オブジェクトの論理アドレスお
よび該対象オブジェクト内小オブジェクトのキャラクタ
を定義するテーブルの有無を示すピッｌ−（Ｖ　）と、
該小オブジェクトへの先頭アドレスとが格納され、該小
オブジェクトには該主オブジェクトの小オブジェクトへ
の参照規定（権限Ｂ）が定義されていることに特徴があ
る。また、上記主オブジェクトがアクセスする対象オブ
ジェクト名（ＫＯＢＪ）は、命令のオペランドで指定さ
れたレジスタ（１５１，）に格納され、命令実行に際し
て該対象オブジェクトが読み出され、該対象オブジェク
トでオブジェクトテーブル（６００）が索引さね、該オ
ブジェクトテーブル（６００）中の当該エントリ中の権
限Ａにより、主オブジェクトが当該対象オブジェクトへ
アクセス許可されているか否かをチェックする手段を有
し、許可されていた時、オブジェクトテーブルから読み
出された対象オブジェクトの論理アドレスと命令のディ
スティネーション部の加算を許可する手段を有し、加算
結果（論理アドレス）により、論理アドレスと実アドレ
スとの対応情報を呆持するテーブルを索引して、主メモ
リにアクセスすることに特徴がある。また、上記オブジ
ェクトテーブル（６００）がメモリ内に大量に存在する
場合、その一部の写しをＣＰＵ内に保持するオブジェク
ト・テーブルバッファ（２００）を有し、該バッファの
エントリには、主オブジェクト名と当該対象オブジェク
トに対するオブジェク１−テーブルエントリの内容の写
しとが格納され、該バッファは命令で指定するオブジェ
クト名で索引する手段と、主オブジェクト名保持レジス
タの内容とエントリ内の主オブジェクトとを比較する手
段と、一致した時に当該エントリの内容を用いて、論理
アドレスと実アドレスとの対応情報を保持するテーブル
を索引して、主メモリにアクセスすることに特徴がある
。また、上記オブジェクトテーブルバッファ（２００）
には、命令のオペランド部のディスティネーション部（
１３）で小オブジェクトのキャラクタを定義するテーブ
ル（７００）を索引する手段を有し、読み出されたオブ
ジェクトエンドリ内小オブジェクトテーブルの有無ビッ
トを判定することにより、小オブジェクトテーブル有の
時には、索引した小オブジェクＩ・テーブル内エントリ
の内容（権限Ｂ）とオブジェクトテーブル二ン１−り内
権限Ａとの論理積により、該小オブジェクトへのアクセ
ス許可を判断することに特徴がある。

また、上記小オブジェクトテーブル（７００）がメモリ
内に大量に存在する場合、ＣＰＵ内にその一部の写しを
保持するバッファ（３００）を有し、各エントリには、
主オブジェクト名、対象オブジェクト名、小オブジェク
トに対する権限として、権限ＡとＢの論理積（権限Ｃ）
を格納し、命令のオペランドのディスティネーション部
で該バッファを索引するとともに、主オブジェクト名保
持レジスタの内容と主オブジェクトとを比較し、命令で
指定するオブジェクト名と対象オブジェクト名とを比較
し、両方が一致した時、権限Ｃを有効とすることに特徴
がある。

〔作　　用〕

本発明においては、第２図（ｃ）のように、アクセス権
限がモジュール（または、オブジェクト）単位に行われ
るならば、その単位ごとの保護が可能であり、物対物の
関係として取り扱うことができることを意味している。

また、第２図（ｄ）に示すように、特にオブジェクトＡ
とＢとの関係とともに、ＡとＢのサブオブジェク＋−ｎ
　ｃとの関係も定義することができる。第２図（ｄ）の
場合には、極めて使用し易いものになる。このように、
本発明では、ソフトモジュールを１つ物として扱うオブ
ジェクト指向アーキテクチャを実現することができ、か
つパイプライン方式を利用することにより、高速処理が
可能である。

［実施例］以下、本発明の原理および実施例を、図面により説明す
る。

第３図は５本発明の７ドレツシング方式の概要と従来方
式との比較を示す図であって、第３図（ａ）は従来のア
ドレッシング方式、第３図（ｂ）は本発明のアドレッシ
ング方式をそれぞれ示す。１は命令、２は命令のオペラ
ンドアドレスであって、汎用レジスタＧＲ、ペースレジ
スタＢＲを索引し、アドレス計算して求めた実効アドレ
スである。３はセグメントテーブル（ＳＴ）４の先頭ア
ドレスを保持するレジスタ、５はページテーブル（ＰＴ
）、６は主メモリである。このアドレッシング方式では
、先ずセグメントテーブル４の先頭アドレスをレジスタ
３から取り出し、次にオペランドアドレス２のセグメン
１−呑号Ｓにセグメントテーブル４中の１エントリの長
さくバイト）を掛けた値を、上記先匝アドレスに加ユす
ることにより求められたＳＴ対象エントリを読み出す。

そのＳＴ対象エントリ内に示すＰＴ先頭アドレスとオペ
ランドアドレス２のＰ部の値により、ページテーブル５
の対象エントリを読み出す。ページテーブル５の対象エ
ントリには、オペランドアドレス２に対応する実アドレ
ス（ページ番号）が格納されているので、その番号とオ
ペランドアドレス２のＬとを用いて、主メモリ６上のデ
ータＡにアクセスすることにより、オペランドデータＡ
を取り出すことができる。

第３図（、）に示す従来の７ドレツシング方式では、論
理的世界におけるチェックと、物理的凹界におけるチェ
ックが分難されていないため、チェックの考え方を運か
しくしている。

第３図（ｂ）に示す本発明のアドレッシング方式では、
論理的欧界におけるチェックと、論理と物理とのマツピ
ングまたは物理的世界でのチェックとを分難することを
、より鮮明に意識して端成している。第３図（ｂ）にお
いて、１は命令、２ｏＯ２３００，４００は各々本発明
におけるオブジェクト・テーブル（○ＢＴ）、サブオブ
ジェクト・テーブル（ＳＯＢＴ）および命令と０１３７
からの出力により求められる論理アドレスである。また
、１００は現在実行中のオブジェクトの名前を保持する
レジスタである。

第３図（ｂ）では、先ず命令１のオペランドで指定され
るオブジェクトによりオブジェクト・テーブルＯＢＴ、
サブオブジェクト・テーブル５ＯＢＴを索引し、これら
の○ＢＴ、５ＯＢＴ中のアクセス権限によりアクセス許
可をチェックして、許可されていれば、ｏＢＴ中のその
オブジェクトの論理アドレスと命令のオペランド１のデ
ィスティネーションで論理アドレス４００が作られる。

ここまでが、論理の世界でのチェックであって、この論
理アドレスはページテーブル５により実アドレスに変換
され、主メモリ６にアクセスされる。

この部分は、単に論理アドレスを実アドレスにマツピン
グするための機能を備えていればよい。なお、このペー
ジテーブル５には、椙該ページがページ・フォールトに
なっているか否か、または他のプロセッサが使用中でロ
ックがかかっているか否かの物理的な情報を保持してい
ればよい。また、このマツピング処理の際に、従来存在
していたセグメン１−テーブルＳＴは不要であるが、た
だ、互換性をとるために、セグメントテーブルＳＴ上に
当該ページテーブルＰＴの先頭アドレスを保持させてお
けば、従来と同じロジックのまま使用することも可能で
ある。また、ページテーブルＰＴは、従来は、ソフトウ
ェア側で用意していたので、主メモリ６上のアドレスが
浮動であった。しかし、この情報は、特にソフトウェア
側で用意する必要もないので、主メモリ６上の特定領域
に固定的に記憶させておくことも可能であり、その方が
単純となる。

第４図は、第３図（ａ）の詳細構成図である。サイクル
時間で、Ｄはデコードサイクル、Ｍはアドレス加算サイ
クル、Ａはアドレス変換サイクル、Ｌはローカルメモリ
からのデータをワークレジスタにフェッチするサイクル
である。命令レジスタ１のオペレーションコード○Ｐ、
アドレス部ｒｌ＋インデックスレジスタ指定部（ｘ２）
１１．ペースレジスタ指定部（ｂ２）１２．ディスプレ
ースメント（ｄ２）１３のうち、ｘ２１１で指定された
インデックスレジスタ（汎用レジスタＧＲの一部を利用
）１４のデータをレジスタ１６に取り出し、ｂ２１２で
指定されたペースレジスタ（ＢＲ）１５のデータをレジ
スタ１７に取り出して、レジスタ１６゜１７およびディ
スプレースメント（ｄ２）１３のデータを加算器１８で
加算する。加算の結果は、オペランドアドレスレジスタ
１９に格納される。第３図でも示したように、オペラン
ドアドレスは、セグメント番号Ｓ、ページ番号Ｐ、論理
アドレス部よりなる。先ず、このうちのページ番号Ｐで
アドレス変換バッファ７をアクセスして、論理アドレス
とそれに対応する実アドレスの対を読み出す。

この実アドレスをオペランドアドレスとして、主メモリ
をアクセスすることにより、希望するオペランドデータ
が読み出される。もし、アドレス変換バッファ７にペー
ジ番号Ｐに該当するアドレス対がないか、またはあって
も無効ビットが付加されているときには、第３図で説明
したように、セグメントテーブル４とページテーブル５
を参照して実アドレスを求める。すなわち、セグメント
テーブル先頭アドレスレジスタ３の値にセグメント番号
Ｓのエントリの長さを掛けた値を加算して、セグメン１
−テーブル４の対象エントリＡを求め、そのエントリが
示すページテーブル先頭アドレスと、オペランドアドレ
スレジスタ１９のページ番号Ｐの値により、ページテー
ブル５の対象エントリＢを求める。このエントリには、
オペランドアドレスに対応する実アドレス（ページ番号
）が格納されているので、このデータを読み出し、これ
をオペランドアドレスとして主メモリをアクセスする。

第１図は、本発明の一実施例を示すアドレス変換部の要
部摺成図であって、第３図（ｂ）の詳細ブロック図であ
る。Ｄはデコードサイクル、Ｍはアドレス加算サイクル
、Ａはアドレス変換サイクルであり、Ｍｓ　ＨＭ　２は
アドレス加算の分を２マシンクロック分に分割処理した
ときの前半サイクルと後半サイクルである。１は命令レ
ジスタ、５００はオブジェクトテーブル先頭アドレスを
保持するレジスタ（Ｏｒ３Ｔ　−Ａｄｄｒｅｓｓ　−Ｒ
ｅｇｊｓシｅｒ）、１００は現在走行しているオブジェ
クト（プライマリ・オブジェクト（ＰＯＲＪ））名を保
持するレジスタ（ＣＰ　ＯＢ　Ｊ　Ｒ：　Ｃｕｒｒｅｎ
ＩＺＰＯＩ３Ｊ　　Ｒｃｇｉｓｔｅｒ）、２００はオブ
ジェクトテーブルバッフ７　（ＯＢＴＢ）、２１０はＯ
ＢＴＢ　２００からの出力ラッチレジスタであり、対象
オブジェクトの論理アドレスを保持する。２２０はＯＢ
ＴＢ　２００からの出力である権限情報をラッチするレ
ジス・り、２３０はその権限情報を読み取り、アクセス
許可を判定する回路、２４０はアクセス許可判定回路２
３０の結果に従って、出力ラッチレジスタ２１０の内容
を出力するか否かを選択するセレクタ回路、３００はサ
ブオブジェクト・テーブルバッファ（Ｓ’０ＢＴＢ）、
３１０はラッチ回路、３２０は許可判定回路、１５１は
命令レジスタ１のオペランド１２１（つまりペースレジ
スタ指定部ｂ２）で示されるレジスタであって、ここに
は対象のオブジェクト名が格納されている。この出力は
、レジスタ１７１にラッチされ、この内容で０ＲＴＢ　
２００を索引して、当該エントリを読み出す。１３１は
、命令レジスタ１のオペランド１１（つまりインデック
スレジスタ指定部Ｘ２）で指定される汎用レジスタ１４
の出力と、オペランドのディスティネーション１３とを
加え、オブジェクト内相対アドレスを求める演訂回路で
ある。１７５は、そのオブジェクト内相対アドレスと０
Ｆ３ＴＢ　２　Ｑ　Ｑからの論理アドレス２１０とを加
算し、当該オブジェクトの論理アドレスを作成するため
の加算回路であり、その加算結果はレジスタ１９でラッ
チされ、ページテーブルＰＴまたはアドレス変換バッフ
ァＡＴＢをこの：ｒ／ｉ理アドレアドレスして、実アド
レスを求める。論理アドレスから実アドレスを求めるマ
ツピング処理に関しては、従来の方式と変わらないため
、詳して説明は省略する。セレクタ１７３は、従来の方
式で、レジスタ１５１にオブジェクト名ではなく、ベー
スアドレスが格納されている場合で、論理アドレスを求
める際に使用される。レジスタ１５１にベースアドレス
が格納されていることを示す信号線１７４により、セレ
クタ１７３はレジスタ２４０からの論理アドレスではな
く、レジスタ１７１からの論理アドレスを直接アドレス
計算回路１７５に送る。これにより、従来の方式と新し
て方式との共有が可能となる。

なお、信号線１７４は仮想計ｎ機制御レジスタから送ら
れて、仮想計算機制御プログラムによりこの切換え制御
が行われる。

第５図は、本発明におけるオブジェクトテーブルとサブ
オブジェクトテーブルの構成図である。

第５図（ａ）において、５００はオブジェクトテーブル
（○ＢＴ）の先頭アドレスを保持するレジスタ、６００
はオブジェクトテーブル（○ＢＴ）、７００はサブオブ
ジェク１−テーブル（Ｓ　ＯＴ３　Ｔ）である。０Ｉ３
Ｔ６００の索引は、第１図のレジスタ１７１からの出力
と、先頭アドレス保持レジスタ５ｏｏｎ内容とを加算す
ることにより、実行される。この索引方式は、従来より
のセグメン（−テーブルＳＴおよびページテーブルＰＴ
の索引方式と同等であるため、詳細説明は省略する。０
Ｉ３Ｔ６００の該当エントリの一部には、５ＯＢＴ７０
０の先頭アドレスが格納されている。第５図（ｂ）は、
ＯＢＴ内の１エントリの内容を示す図である。すなわち
、■エントリには、権限Ａ、論理アドレス、バリッドビ
ット■、０ＢＩＴ（対象オブジェクト内サブオブジェク
ト権限テーブル）の先頭アドレスが格納されている。、
権限Ａとは、対象オブジェクトへのアクセス権の有／無
であり、論理アドレスとは対象オブジェクトの論理アド
レスのことであり、■とは対象オブジェクト内サブオブ
ジェクトの保護の有／無のことであり、○ＢＴＴアドレ
スとは対象オブジェク１−内サブオブジェクト権限テー
ブルの先頭アドレスのことである。

第６図は、第１図における○ＢＴＩ３とその周辺回路の
構成図である。

０ＢＴＲ（オブジェクト・テーブルバッファ）２００に
は、プライマリ・オブジェクト名（ＰＯＢＪ）が登録し
てあり、○ＲＴＢＩ引時にレジスタ１００の出力である
Ｔｌ’ＸＰＯＢＪ　（Ｃｕｒｒｅｎｔ、　　ｐＯＢＪ）
名と比較回路２０１で比較され、当該二ントリがこのＰ
ＯＢＪを対象にしたものであるか否かを識別する。次の
ＫＯＲＪの一部は、ＯＩ’ｌＴＢを索引する際に、オブ
ジェク１−名全ビットで索引するのではなく、一部のピ
ッｊ・で索引し、残りのピッ１−は０ＢＴＢ内に格納さ
れているＫ　ＯＢＴの一部と比較することにより、当該
エントリが該ＫＯＢＪのものか否かを判定する。この方
式は、従来のアドレス変換バッファ（ＡＴＴ３またはＴ
ＬＢと呼ばれる）の索引方法と等価であるので、詳細説
明は省略する。

○ＦＩＴＲｉ引と同時に、レジスタ１３２のオブジェク
Ｉ・内アドレスにより５ＯＢＴＢ　３００を索引し、権
限Ｃ（権限Ａと権限Ｂの論理積）を読み出す。論理ゲー
ト２１２は、ｏＢＴｐ　２０ｏからの出力Ｖが１”で、
５ＯＢＴＢ　３０に当該エントりが存在することを示す
一致信号３３０が′１°′の時、信号線２１５には５Ｏ
ＢＴＢ　３００からの借り・３４０が出力され、またＶ
ピッ１〜がＬＬ　ＯＩＩの時には信号線２１５にはレジ
スタ２０３からの１３号（権限Ａ）が出力される。論理
積回路２１３は、ＶビットがＩＩ　１　ｇｇで、５ＯＦ
ＩＴＢ３００からの一致信号線３３０が０′″の時、５
ＯＢＴ７００から様限Ｂを読み出し、権限Ａと曜限Ｂと
の論理積を作り、信分線２１６に出力する。選択回路２
１４は、信号線２１５からの信号と信号線２１６からの
イご号の一方をｊ１択して出力する。

第７図は、第６図の５ＯＢＴｒ３からの読み出し回路の
は成因である。５ＯＢＴＢ　３００には、プライマリ・
オブジェクト名（ＰＯＩ３Ｊ）と対象オブジェクト名（
ＫＯＢＪ）とそのＫＯＢＪのサブオブジェク１−に対す
る権限Ｃが格納されている。エン１〜すされているデー
タがＰＯｒ’３Ｊ、ＫＯＢＪと一致するか否かの判定回
路３１１〜３１７と、一致した時の選択回路３２１〜３
２３により植成され、その結果は各々信号線３３０．３
４０から出力され、第６図で示した処理が行われること
になる。

第８図は、第６図および第７図に示した０ＢＴｒ１．５
ＯＢＴＢおよびアドレス変換バッファをの構成図である
。○ＢＴＢ２００はオブジェク１−名でアクセスされ、
エントリが読み出される。また、５ＯＢＴＢ３００はサ
ブオブジェクト名でアクセスされ、エントリが読み出さ
れる。また、アドレス変換バッファ（ＡＴＢまたはＴＬ
Ｂ）７には、第１図レジスタ１９の論理アドレスと、こ
の論理アドレスがページテーブルＰＴでアドレス変換さ
汎、求められた実アドレスとのペアが格納される。この
ＡＴＢ７は、従来の方式でも使用されているバッファで
ある。なお、０ＢＴＢ　２００はオブジェクト名、５Ｏ
ＢＴＢ３００はサブオブジェクト名、ＡＴＢ７は論理ア
ドレスで、それぞれ累引されるため、１つのテーブルと
しては扱うことができない。

第９図は、パイプライン方式計算機に本発明を適用した
時のシーケンスチャートである。

本実施例では、例えばソフトモジュールを１つの物とし
て扱う方式（オブジェクト指向アーキテクチャ）がより
高度のマシン・インタフェースになり、今後は１夏な技
術となるので、それをマシン側でもサポートしていく必
要がある。すなわち。

本実施例では、従来の回路構成に新しい回路を追加する
ことにより、そのアーキテクチャをサボー１−　ｕて、
より高；よに処理するものである。この場合、マシンに
おけるアドレス処理に、従来より以上に多くの処理が必
要となるため、パイプライン方式を採用しないマシンで
は、処理の低速化を招くことになる。しかし、パイプラ
イン方式を採るマシンでは、第９図（ａ）（ｂ）に示す
ように、命令実行時間は両方共同してあり、パイプライ
ンが乱、れた時に、多少○ＢＴＢ、ＭＳＯＢＴＢに関す
る処理による性能低下を招くが、○ＢＴＢ、５ＯＢＴＢ
の容量を多くすることにより、その乱れを少なく、かつ
性能への影響を少なくすることができる。第９図（ａ）
は従来のシーケンスチャー１・、第９図（ｂ）は本発明
のシーケンスチャー１〜である。

Ｄはデコード、Ｎ１はアドレス加算、Ａはアドレス変換
（ＡＴ１３ｉ引）とローカルメモリからのデータ読み出
し、Ｌはローカルメモリからのデータをワークレジスタ
にフェッチ、Ｅは演算実１１であり、Ｍ工、Ｍ２はアド
レス加算の分を第１図に示すように、２マシンクロック
分に分割処理していることを示す。

〔発明の効果〕

以上説明したように、本発明によれば、従来のアーキテ
クチャを実現する回路構成を維持しながら、オブジェク
ト指向アーキテクチャを採用し、かつ性能を低下させず
にアドレス変換を実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電子訂′！：Ｊ、＠の
アドレッシング回路の構成図、第２図は従来方式と本発
明のアドレッシングと保護に関する比較概念図、第３図
は従来と本発明におけるアドレッシング回路の比較構成
図、第７１図は従来方式のアドレッシング回路の詳細図
、第５図は本発明で用いるテーブルの主メモリ上の構成
図、第６図、第７図は本発明の高速バッファの中心とし
て詳紹実例図、第８図は本発明におけるアドレス変換に
関するＣＰＵ内バッファの構成図、第９図は第６図、第
７図の構成時のパイプライン動作のシーケンスチャーｌ
−である。１００：現在走行しているオブジェク１−名を保持する
レジスタ（Ｃ１）○Ｂ　Ｊ　Ｒ）、５ｏＯ：オブジェク
１へテーブル先頭アドレスを保持するレジスタ、２００
：オブジェクトテーブルバッファ（ＯＢ　ＴＢ）、２１
０：出力ラッチレジスタ、２２０：権限情報をラッチす
るレジスタ、２３０：権限情報を読み、アクセス許可を
判定する回路、２４０：セレクタ回路、３００：サブオ
ブジェクトテーブルバッファ（ＳＯＢＴＢ）、３１０　
：ラッチ回路、３２０：許可判定回路、１５１：命令１
のオペランドで示されるレジスタ、１３１：オブジェク
ト内相対アドレスを求める回路、１７５：オブジェク１
−の論理アドレスを作成する加算回路、６００：メモリ
内のオブジェクトテーブル、７００：メモリ内のサブオ
ブジェク１−テーブル。第　　　２　　　図（ａ）

Claims

【特許請求の範囲】

（１）ある特定のキャラクタを持つものをグルーピング
した物（以下、オブジェクトと呼ぶ）を単位にアドレス
変換等の処理を行う電子計算機において、現在動作中の
主オブジェクト名を保持するレジスタと、該主オブジェ
クトがアクセスする対象オブジェクトを定義するテーブ
ル群とを有し、該テーブル群には、該主オブジェクトと
該対象オブジェクトとの間の参照規定（権限Ａ）と、該
対象オブジェクトの論理アドレスおよび該対象オブジェ
クト内小オブジェクトのキャラクタを定義するテーブル
の有無を示すビットと、該小オブジェクトへの先頭アド
レスとが格納され、該小オブジェクトには該主オブジェ
クトの小オブジェクトへの参照規定（権限Ｂ）が定義さ
れていることを特徴とする電子計算機。
（２）上記主オブジェクトがアクセスする対象オブジェ
クト名は、命令のオペランドで指定されたレジスタに格
納され、命令実行に際して該対象オブジェクトが読み出
され、該対象オブジェクトでオブジェクトテーブルが索
引され、該オブジェクトテーブル中の当該エントリ中の
権限Ａにより、主オブジェクトが当該対象オブジェクト
へアクセス許可されているか否かをチェックする手段を
有し、許可されていた時、オブジェクトテーブルから読
み出された対象オブジェクトの論理アドレスと命令のデ
ィスティネーション部の加算を許可する手段を有し、加
算結果（論理アドレス）により、論理アドレスと実アド
レスとの対応情報を保持するテーブルを索引して、主メ
モリにアクセスすることを特徴とする特許請求の範囲第
１項記載の電子計算機。
（３）上記オブジェクトテーブルがメモリ内に大量に存
在する場合、その一部の写しをＣＰＵ内に保持するオブ
ジェクト・テーブルバッファを有し、該バッファのエン
トリには、主オブジェクト名と当該対象オブジェクトに
対するオブジェクトテーブルエントリの内容の写しとが
格納され、該バッファは命令で指定するオブジェクト名
で索引する手段と、主オブジェクト名保持レジスタの内
容とエントリ内の主オブジェクトとを比較する手段と、
一致した時に当該エントリの内容を用いて、論理アドレ
スと実アドレスとの対応情報を保持するテーブルを索引
して、主メモリにアクセスすることを特徴とする特許請
求の範囲第１項または第２項記載の電子計算機。
（４）上記オブジェクトテーブルバッファには、命令の
オペランド部のディスティネーション部で小オブジェク
トのキャラクタを定義するテーブルを索引する手段を有
し、読み出されたオブジェクトエントリ内小オブジェク
トテーブルの有無ビットを判定することにより、小オブ
ジェクトテーブル有の時には、索引した小オブジェクト
テーブル内エントリの内容（権限Ｂ）とオブジェクトテ
ーブルエントリ内権限Ａとの論理積により、該小オブジ
ェクトへのアクセス許可を判断することを特徴とする特
許請求の範囲第１項、第２項または第３項記載の電子計
算機。
（５）上記小オブジェクトテーブルがメモリ内に大量に
存在する場合、ＣＰＵ内にその一部の写しを保持するバ
ッファを有し、各エントリには、主オブジェクト名、対
象オブジェクト名、小オブジェクトに対する権限として
、権限ＡとＢの論理積（権限Ｃ）を格納し、命令のオペ
ランドのディスティネーション部で該バッファを索引す
るとともに、主オブジェクト名保持レジスタの内容と主
オブジェクトとを比較し、命令で指定するオブジェクト
名と対象オブジェクト名とを比較し、両方が一致した時
、権限Ｃを有効とすることを特徴とする特許請求の範囲
第１項、第２項、第３項または第４項記載の電子計算機
。