JPS6380675A - 画像デ−タの記憶装置 - Google Patents
画像デ−タの記憶装置Info
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- JPS6380675A JPS6380675A JP61225258A JP22525886A JPS6380675A JP S6380675 A JPS6380675 A JP S6380675A JP 61225258 A JP61225258 A JP 61225258A JP 22525886 A JP22525886 A JP 22525886A JP S6380675 A JPS6380675 A JP S6380675A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像読み取り装置やファクシミリ等に用いられ
る画像データの記憶装置に関するものである。
る画像データの記憶装置に関するものである。
従来の技術
画像読み取り装置やファクシミリ等にはシェーディング
等の補正のためや読み取った画像データを後で利用する
ために画像データの記憶装置が設けられたものがある。
等の補正のためや読み取った画像データを後で利用する
ために画像データの記憶装置が設けられたものがある。
そして画像データの記憶装置には読み書き自在メモリ（
以下ＲＡＭと略す）が用いられている場合があり、記憶
された画像データをマイクロプロセッサやアナログ・デ
ィジタルコンバータ等に入力する場合が多く、マイクロ
プロセッやアナログ・ディジタルコンバータ等は８ビツ
トパラレル入力端子を持ったものが多いためＲＡＭに８
ビツトパラレルの出力端子を持ったものを用いなければ
ならない。しかしながら８ビツトパラレルの出力端子を
持ったＲＡＭは出力端子の数が多く、形試が大きくなる
。このため、４ビツトの出力端子を有したＲＡＭを用い
４ビツトのデータを２つ組み合わせて８ビツトのデータ
を作る手段がある。
以下ＲＡＭと略す）が用いられている場合があり、記憶
された画像データをマイクロプロセッサやアナログ・デ
ィジタルコンバータ等に入力する場合が多く、マイクロ
プロセッやアナログ・ディジタルコンバータ等は８ビツ
トパラレル入力端子を持ったものが多いためＲＡＭに８
ビツトパラレルの出力端子を持ったものを用いなければ
ならない。しかしながら８ビツトパラレルの出力端子を
持ったＲＡＭは出力端子の数が多く、形試が大きくなる
。このため、４ビツトの出力端子を有したＲＡＭを用い
４ビツトのデータを２つ組み合わせて８ビツトのデータ
を作る手段がある。
以下従来の画像データの記憶装置について第３図〜第４
図に沿って説明をする。
図に沿って説明をする。
１．２はフリップ７０ツブであり、４進カウンタを構成
するように接続されている。３はＡＮＤ回路であり、入
力端子にはフリップフロップ１の出力端子Ｑおよびフリ
ップフロップ２の出力端子が接続されている。Ｑ４はリ
セット付きカウンタであり、カウント出力端子Ｑ１〜Ｑ
Ｎ、クロック端子ＣＬＫおよびリセット端子Ｒを有して
おり、クロック端子ＣＬＫにはフリップ７０ツブ２のＱ
Ｑ子が接続され、リセット端子Ｒにはリセット信号線路
Ｒ５が接続されている。５はＲＡＭであり４ビットパラ
レル出力端子Ｄｏ−Ｄ３およびアドレスデータ入力端子
Ａｏ−ＡＮを有し、アドレスデータ入力端子Ａ □−Ａ
Ｎはそれぞれリセット付きカウンタのカウント出力端
子Ｑ工〜ＱＮに接続されている。６は４ビツトのＤフリ
ップフロップであり、４つのＤ入力端子Ｄ１〜Ｄ４はそ
れぞれＲＡＭ５のパラレル出力端子Ｄｏ−Ｄ３に接続さ
れている。７は８ビツトのＤフリップフロップであり、
８つのＤ入力端子Ｄ１〜Ｄ８のうち上位４ビツトのり、
〜Ｄ４はそれぞれ４ビツトのＤフリップフロップ６のＱ
出力端Ｑ１〜Ｑ４に接続され、下位４ビツトのＤ５〜Ｄ
８はそれぞれＲＡＭ５のパラレル出力端子Ｄｏ−Ｄ３に
接続されている。また８ビツトのＤフリップフロップ７
のＱ出力端子Ｑ１〜Ｑ８はそれぞれネットワーク抵抗８
の各入力端子に接続されている。９゜１０はＯＲ回路で
あり、それぞれの一方の入力端子はフリップフロップ２
のＱ端子に接続され、それぞれの他方の入力端子はリセ
ット付きカウンタ４の出力端子Ｑ１に接続されている。
するように接続されている。３はＡＮＤ回路であり、入
力端子にはフリップフロップ１の出力端子Ｑおよびフリ
ップフロップ２の出力端子が接続されている。Ｑ４はリ
セット付きカウンタであり、カウント出力端子Ｑ１〜Ｑ
Ｎ、クロック端子ＣＬＫおよびリセット端子Ｒを有して
おり、クロック端子ＣＬＫにはフリップ７０ツブ２のＱ
Ｑ子が接続され、リセット端子Ｒにはリセット信号線路
Ｒ５が接続されている。５はＲＡＭであり４ビットパラ
レル出力端子Ｄｏ−Ｄ３およびアドレスデータ入力端子
Ａｏ−ＡＮを有し、アドレスデータ入力端子Ａ □−Ａ
Ｎはそれぞれリセット付きカウンタのカウント出力端
子Ｑ工〜ＱＮに接続されている。６は４ビツトのＤフリ
ップフロップであり、４つのＤ入力端子Ｄ１〜Ｄ４はそ
れぞれＲＡＭ５のパラレル出力端子Ｄｏ−Ｄ３に接続さ
れている。７は８ビツトのＤフリップフロップであり、
８つのＤ入力端子Ｄ１〜Ｄ８のうち上位４ビツトのり、
〜Ｄ４はそれぞれ４ビツトのＤフリップフロップ６のＱ
出力端Ｑ１〜Ｑ４に接続され、下位４ビツトのＤ５〜Ｄ
８はそれぞれＲＡＭ５のパラレル出力端子Ｄｏ−Ｄ３に
接続されている。また８ビツトのＤフリップフロップ７
のＱ出力端子Ｑ１〜Ｑ８はそれぞれネットワーク抵抗８
の各入力端子に接続されている。９゜１０はＯＲ回路で
あり、それぞれの一方の入力端子はフリップフロップ２
のＱ端子に接続され、それぞれの他方の入力端子はリセ
ット付きカウンタ４の出力端子Ｑ１に接続されている。
そしてネットワーク抵抗３から８ビツトの画像データが
合成されて出力される。
合成されて出力される。
従来の画像データの記憶装置は以上のように構成され、
ＲＡＭ５に画像データが記憶されている時に画像データ
の読み出す場合について説明をする。まずクロック信号
線路ＣＬにクロック信号発振装置（図示せず）よりクロ
ック信号を送りだす。この状態でリセット信号線路Ｒ３
にリセット信号を送り出すと、リセット付きカウンタ４
がリセットされる。
ＲＡＭ５に画像データが記憶されている時に画像データ
の読み出す場合について説明をする。まずクロック信号
線路ＣＬにクロック信号発振装置（図示せず）よりクロ
ック信号を送りだす。この状態でリセット信号線路Ｒ３
にリセット信号を送り出すと、リセット付きカウンタ４
がリセットされる。
フリップフロップ１，２は４分周装置を構成するように
接続されているため、フリップフロップ２のＱ出力端子
の出力信号ａはリセット信号が立さがった後２番目に入
ったクロック信号の立下りによって立上り、４番目に入
ったクロック信号の立上りによって立上り、６番目に入
ったクロック信号の立上りによって立下り、８番目に入
ったクロック信号の立上りによって立上る。リセ講ント
付きカウンタ４のクロック端子ＣＬＫにはフリップフロ
ップ２のＱ出力端子の出力信号ａが人力されているだめ
、出力信号ａがハイになるとリセット付きカウンタ４よ
りアドレスデータがＲＡＭ５へ出力される。このときフ
リップ７０ツブ１とフリップフロップ２の出力端子Ｑの
出力信号がＡＮＤ回路３に入力されているためＡＮＤ回
路３から出力信号が出る。そしてこの出力信号はＲＡＭ
５のチップセレクト信号端子Ｃ５に入力されＡＮＤ回路
３の出力信号がハイになっている期間だけＲＡＭ５より
データ信号がでる。リセット付きカウンタ４の出力端子
Ｑ１より出力される信号すはフリップフロップ２のＱ出
力端子の出力信号ａの最初の立上りによって立上り、２
番目の立上りによって立下がる。ＯＲ回路９にはフリッ
プフロップ２のＱ出力端子の出力信号ａおよびリセット
付きカウンタ４の出力端子Ｑ１より出力される信号すが
入力されているため、ＯＲ回路９の出力信号Ｃはフリッ
プフロップ２のＱ出力端子の出力信号ａの立下りによっ
て立下り、リセット付きカウンタ４の出力端子Ｑ１より
出力される信号すの立上りによって立上る。ＯＲ回路１
０にはフリップフロップ２のＱ出力端子の出力信号ａが
正論理入力端子に、リセット付きカウンタ８の出力端子
Ｑ工より出力される信号すが負論理入力端子に入力され
ているため、リセット付きカウンタ４の出力端子Ｑ１よ
り出力される信号すがハイの時、フリップフロップ２の
Ｑ出力端子の出力信号ａが立下ることによってＯＲ回路
１０の出力ｄは立下り、リセット付きカウンタ４の出力
端子Ｑ１より出力される信号すの立下りによって立上る
。
接続されているため、フリップフロップ２のＱ出力端子
の出力信号ａはリセット信号が立さがった後２番目に入
ったクロック信号の立下りによって立上り、４番目に入
ったクロック信号の立上りによって立上り、６番目に入
ったクロック信号の立上りによって立下り、８番目に入
ったクロック信号の立上りによって立上る。リセ講ント
付きカウンタ４のクロック端子ＣＬＫにはフリップフロ
ップ２のＱ出力端子の出力信号ａが人力されているだめ
、出力信号ａがハイになるとリセット付きカウンタ４よ
りアドレスデータがＲＡＭ５へ出力される。このときフ
リップ７０ツブ１とフリップフロップ２の出力端子Ｑの
出力信号がＡＮＤ回路３に入力されているためＡＮＤ回
路３から出力信号が出る。そしてこの出力信号はＲＡＭ
５のチップセレクト信号端子Ｃ５に入力されＡＮＤ回路
３の出力信号がハイになっている期間だけＲＡＭ５より
データ信号がでる。リセット付きカウンタ４の出力端子
Ｑ１より出力される信号すはフリップフロップ２のＱ出
力端子の出力信号ａの最初の立上りによって立上り、２
番目の立上りによって立下がる。ＯＲ回路９にはフリッ
プフロップ２のＱ出力端子の出力信号ａおよびリセット
付きカウンタ４の出力端子Ｑ１より出力される信号すが
入力されているため、ＯＲ回路９の出力信号Ｃはフリッ
プフロップ２のＱ出力端子の出力信号ａの立下りによっ
て立下り、リセット付きカウンタ４の出力端子Ｑ１より
出力される信号すの立上りによって立上る。ＯＲ回路１
０にはフリップフロップ２のＱ出力端子の出力信号ａが
正論理入力端子に、リセット付きカウンタ８の出力端子
Ｑ工より出力される信号すが負論理入力端子に入力され
ているため、リセット付きカウンタ４の出力端子Ｑ１よ
り出力される信号すがハイの時、フリップフロップ２の
Ｑ出力端子の出力信号ａが立下ることによってＯＲ回路
１０の出力ｄは立下り、リセット付きカウンタ４の出力
端子Ｑ１より出力される信号すの立下りによって立上る
。
つまり、リセット信号が立さがった０４番目に入ったク
ロック信号の立上りによってＲＡＭ５の０番地のデータ
がＤフリップ７０ツブ１０格納され、Ｄフリップフロッ
プ６格納されたデータはＯＲ回路９の出力信号Ｃの立上
りエツジで出力端Ｑ１〜Ｑ４に出力されＤフリップフロ
ップ７の上位４ビツトに格納される。そして、リセット
信号が立さがった後８番目に入ったクロック信号の立上
りによって出力信号ａが再び立ち上がるためＲＡＭ５の
１番地のデータが出力端子Ｄｏ−Ｄ３に出力されＤフリ
ップフロップ１１の下位４ピツトに格納される。
ロック信号の立上りによってＲＡＭ５の０番地のデータ
がＤフリップ７０ツブ１０格納され、Ｄフリップフロッ
プ６格納されたデータはＯＲ回路９の出力信号Ｃの立上
りエツジで出力端Ｑ１〜Ｑ４に出力されＤフリップフロ
ップ７の上位４ビツトに格納される。そして、リセット
信号が立さがった後８番目に入ったクロック信号の立上
りによって出力信号ａが再び立ち上がるためＲＡＭ５の
１番地のデータが出力端子Ｄｏ−Ｄ３に出力されＤフリ
ップフロップ１１の下位４ピツトに格納される。
これによってＲＡＭ５に記憶された画像データの８ビツ
トがＤフリップフロップ７に格納される。そしてリセッ
ト信号が立さがった後８番目に入ったクロック信号の立
上りによって出力信号ａが再び立ち上がるため出力信号
ａの立上りによってＯＲ回路１０の出力信号が立上り、
この立上りによってＤフリップフロップ７に格納された
画像データが出力端子Ｑ１〜Ｑ８に出力される。出力端
子Ｑ工〜Ｑ８に出力された画像データはネットワーク抵
抗３に入り合成される。
トがＤフリップフロップ７に格納される。そしてリセッ
ト信号が立さがった後８番目に入ったクロック信号の立
上りによって出力信号ａが再び立ち上がるため出力信号
ａの立上りによってＯＲ回路１０の出力信号が立上り、
この立上りによってＤフリップフロップ７に格納された
画像データが出力端子Ｑ１〜Ｑ８に出力される。出力端
子Ｑ工〜Ｑ８に出力された画像データはネットワーク抵
抗３に入り合成される。
つまり従来の画像データの記憶装置は出力端子の数の少
ない小さな形状のＲＡＭを用い、ＲＡＭより出力された
データを次のデータが出力されるまで一時記憶をさせ、
一時記憶手段に記憶されたデータおよび次のデータの両
データを組み合わせており、このためには基準クロック
信号の分周を行う分周装置を設けなければならない。ま
た電力の消費を少なくするためにＲＡＭのチップセレク
ト信号の印加時間を短かくしなければならない。このた
めにフリップフロップを２つ組み合わせて４分周回路を
構成し、４分周された信号と２分周された信号のアンド
を取ってＲＡＭのチップセレクト信号を作っていた。
ない小さな形状のＲＡＭを用い、ＲＡＭより出力された
データを次のデータが出力されるまで一時記憶をさせ、
一時記憶手段に記憶されたデータおよび次のデータの両
データを組み合わせており、このためには基準クロック
信号の分周を行う分周装置を設けなければならない。ま
た電力の消費を少なくするためにＲＡＭのチップセレク
ト信号の印加時間を短かくしなければならない。このた
めにフリップフロップを２つ組み合わせて４分周回路を
構成し、４分周された信号と２分周された信号のアンド
を取ってＲＡＭのチップセレクト信号を作っていた。
発明が解決しようとする問題点
ところがフリップフロップは、入力信号に対して出力信
号が多少遅れて出るため２つのフリップフロップの出力
信号のアンドをとると、第４図に示すようにアンド出力
に２つの７リツプフロツブの出力の時間のずれの幅を有
する不要なノイズパルスが発生する。このノイズパルス
がＲＡＭのチップセレクト信号端子Ｃ８に加わり、ＲＡ
Ｍが誤動作をする可能性があった。
号が多少遅れて出るため２つのフリップフロップの出力
信号のアンドをとると、第４図に示すようにアンド出力
に２つの７リツプフロツブの出力の時間のずれの幅を有
する不要なノイズパルスが発生する。このノイズパルス
がＲＡＭのチップセレクト信号端子Ｃ８に加わり、ＲＡ
Ｍが誤動作をする可能性があった。
問題点を解決するための手段
本発明は以上の問題点を解決するため、分周数より１つ
少ない数のＤフリップフロップ回路を設け、各Ｄフリッ
プフロップ回路のＣ入力端子をそれぞれ基準クロック信
号線路に接続し、Ｑ出力信号端子をそれぞれＮＯＲ回路
の入力端子に接続し、Ｄフリップフロップ回路の１つの
Ｄ入力端子をＮＯＲ回路の出力端子に接続し、このＤフ
リップ７０ツブ回路のＱ出力端子を他のＤフリップフロ
ップ回路のＤ入力端子に接続しさらにこのＤフリップフ
ロップ回路のＱ出力端子を他のＤフリップフロップ回路
のＤ入力端子に接続して分周装置を構成したものである
。
少ない数のＤフリップフロップ回路を設け、各Ｄフリッ
プフロップ回路のＣ入力端子をそれぞれ基準クロック信
号線路に接続し、Ｑ出力信号端子をそれぞれＮＯＲ回路
の入力端子に接続し、Ｄフリップフロップ回路の１つの
Ｄ入力端子をＮＯＲ回路の出力端子に接続し、このＤフ
リップ７０ツブ回路のＱ出力端子を他のＤフリップフロ
ップ回路のＤ入力端子に接続しさらにこのＤフリップフ
ロップ回路のＱ出力端子を他のＤフリップフロップ回路
のＤ入力端子に接続して分周装置を構成したものである
。
作 用
本発明は以上の手段よりなるため、基準クロック信号を
分周して出力されるパルスの幅は基準クロック信号の１
周期と等しくなり、また基準クロック信号を分周して出
力される出力信号にノイズパルスは含まれない。
分周して出力されるパルスの幅は基準クロック信号の１
周期と等しくなり、また基準クロック信号を分周して出
力される出力信号にノイズパルスは含まれない。
実施例
第１図に本発明の画像データの記憶装置のブロック図を
示す。ここで第３図および第４図に示した従来例と同じ
構成要素については同じ番号を付す。
示す。ここで第３図および第４図に示した従来例と同じ
構成要素については同じ番号を付す。
１１ないし１３はＤフリップフロップであり、各Ｄフリ
ップフロップ１１〜１３のクロック端子Ｃにはクロック
信号線路ＣＬが接続され、各Ｄフリップフロップ１１〜
１３のリセット端子Ｒにはリセット信号線路ＲＳが接続
され、また各Ｄフリップ７０ツブ１１〜１３は４分周装
置を構成するように接続されている。１４はＮＯＲ回路
であり、入力端子に各Ｄフリップフロップ１１〜１３の
Ｑ出力端子が接続されている。４はリセット付きカウン
タであり、カラント出力端子Ｑ１〜ＱＮ、クロック端子
ＣＬＫおよびリセット端子Ｒを有しており、クロック端
子ＣＬＫにはＤフリップフロップ１３のＱ端子が接続さ
れ、リセット端子Ｒにはリセット信号線路Ｉｔｓが接続
されている。５はＲＡＭであり４ビットパラレル出力端
子Ｄｏ−Ｄ３およびアドレスデータ入力端子Ａｏ〜ＡＮ
を有し、アドレスデータ入力端子Ａ Ｏ””” Ａ Ｎ
はそれぞれリセット付きカウンタのカウント出力端子Ｑ
１〜ＱＮに接続されている。６は４ビツトのＤフリップ
７０ツブであり、４つのＤ入力端子Ｄ１〜Ｄ４はそれぞ
れＲＡＭ５のパラレル出力端子ｏｏ−Ｄ３に接続されて
いる。７は８ビツトのＤフリップフロップであり、８つ
のＤ入力端子Ｄ１〜Ｄ８のうち上位４ビツトのＤ１〜Ｄ
４はそれぞれ４ビツトのＤフリップフロップ６のＱ出力
端Ｑ１〜Ｑ４に接続され、下位４ビツトのＤ５〜Ｄ８は
それぞれＲＡＭ５のパラレル出力端子Ｄｏ−Ｄ３に接続
されている。また８ビツトのＤフリップフロップ７のＱ
出力端子Ｑ１〜Ｑ８はそれぞれネットワーク抵抗８の各
入力端子に接続されている。９，１０はＯＲ回路であり
、それぞれの一方の入力端子はＤフリップフロップ１３
のＱｉ子に接続され、それぞれの他方の入力端子はり セット付きカウンタ４の出力端子Ｑ１に接続されている
。
ップフロップ１１〜１３のクロック端子Ｃにはクロック
信号線路ＣＬが接続され、各Ｄフリップフロップ１１〜
１３のリセット端子Ｒにはリセット信号線路ＲＳが接続
され、また各Ｄフリップ７０ツブ１１〜１３は４分周装
置を構成するように接続されている。１４はＮＯＲ回路
であり、入力端子に各Ｄフリップフロップ１１〜１３の
Ｑ出力端子が接続されている。４はリセット付きカウン
タであり、カラント出力端子Ｑ１〜ＱＮ、クロック端子
ＣＬＫおよびリセット端子Ｒを有しており、クロック端
子ＣＬＫにはＤフリップフロップ１３のＱ端子が接続さ
れ、リセット端子Ｒにはリセット信号線路Ｉｔｓが接続
されている。５はＲＡＭであり４ビットパラレル出力端
子Ｄｏ−Ｄ３およびアドレスデータ入力端子Ａｏ〜ＡＮ
を有し、アドレスデータ入力端子Ａ Ｏ””” Ａ Ｎ
はそれぞれリセット付きカウンタのカウント出力端子Ｑ
１〜ＱＮに接続されている。６は４ビツトのＤフリップ
７０ツブであり、４つのＤ入力端子Ｄ１〜Ｄ４はそれぞ
れＲＡＭ５のパラレル出力端子ｏｏ−Ｄ３に接続されて
いる。７は８ビツトのＤフリップフロップであり、８つ
のＤ入力端子Ｄ１〜Ｄ８のうち上位４ビツトのＤ１〜Ｄ
４はそれぞれ４ビツトのＤフリップフロップ６のＱ出力
端Ｑ１〜Ｑ４に接続され、下位４ビツトのＤ５〜Ｄ８は
それぞれＲＡＭ５のパラレル出力端子Ｄｏ−Ｄ３に接続
されている。また８ビツトのＤフリップフロップ７のＱ
出力端子Ｑ１〜Ｑ８はそれぞれネットワーク抵抗８の各
入力端子に接続されている。９，１０はＯＲ回路であり
、それぞれの一方の入力端子はＤフリップフロップ１３
のＱｉ子に接続され、それぞれの他方の入力端子はり セット付きカウンタ４の出力端子Ｑ１に接続されている
。
本発明の画像データの記憶装置は以上のように構成され
、ＲＡＭ５に画像データが記憶されている時に画像デー
タの読み出す場合について説明をする。
、ＲＡＭ５に画像データが記憶されている時に画像デー
タの読み出す場合について説明をする。
まずクロック信号線路ＣＬにクロック信号発振装置（図
示せず）よりクロック信号を送りだす、この状態でリセ
ット信号線路Ｒ３にリセット信号を送り出すと、Ｄフリ
ップ７０ツブ１１〜１３のリセット端子Ｒにリセット信
号が印加されＤフリップフロップ１１〜１３がリセット
される。Ｄフリップフロップ１１〜１３は４分周装置を
構成するように接続されているため、Ｄフリップフロッ
プ１３のＱ出力端子の出力信号ａはリセット信号が立さ
がった後３番目に入ったクロック信号の立上りエツジに
よって立下り、４番目に入ったクロック信号の立上りエ
ツジによって立上り、７番目に入ったクロック信号の立
上りエツジによって立下り、８番目に入ったクロック信
号の立上りエツジによって立上る。リセット付きカウン
タ４のクロック端子ＣＬＫにはＤフリップフロップ１３
のＱ出力端子の出力信号ａが入力されているため、リセ
ット付きカウンタ４の出力端子Ｑ１より出力される信号
すはＤフリップフロップ１３のＱ出力端子の出力信号ａ
の最初の立上りによって立上り、２番目の立上りによっ
て立下がる。ＯＲ回路９にはＤフリップフロップ１３の
Ｑ出力端子の出力信号ａおよびリセット付きカウンタ４
の出力端子Ｑ１より出力される信号すが人力されている
ため、ＯＲ回路９の出力信号ＣはＤフリップフロップ１
３のＱ出力端子の出力信号ａの立下りによって立下り、
リセット付きカウンタ４の出力端子Ｑ１より出力される
信号すの立上りによって立上る。ＯＲ回路１０にはＤフ
リップフロップ１３のＱ出力端子の出力信号ａが正論理
入力端子に、リセット付きカウンタ４の出力端子Ｑ１よ
り出力される信号すが負論理入力端子に入力されている
ため、リセット付きカウンタ４の出力端子Ｑ１より出力
される信号すがハイの時、Ｄフリップフロップ１３のＱ
出力端子の出力信号ａが立下ることによってＯＲ回路１
０の出力ｄは立下り、リセット付きカウンタ４の出力端
子Ｑ１より出力される信号すの立下りによって立上る。
示せず）よりクロック信号を送りだす、この状態でリセ
ット信号線路Ｒ３にリセット信号を送り出すと、Ｄフリ
ップ７０ツブ１１〜１３のリセット端子Ｒにリセット信
号が印加されＤフリップフロップ１１〜１３がリセット
される。Ｄフリップフロップ１１〜１３は４分周装置を
構成するように接続されているため、Ｄフリップフロッ
プ１３のＱ出力端子の出力信号ａはリセット信号が立さ
がった後３番目に入ったクロック信号の立上りエツジに
よって立下り、４番目に入ったクロック信号の立上りエ
ツジによって立上り、７番目に入ったクロック信号の立
上りエツジによって立下り、８番目に入ったクロック信
号の立上りエツジによって立上る。リセット付きカウン
タ４のクロック端子ＣＬＫにはＤフリップフロップ１３
のＱ出力端子の出力信号ａが入力されているため、リセ
ット付きカウンタ４の出力端子Ｑ１より出力される信号
すはＤフリップフロップ１３のＱ出力端子の出力信号ａ
の最初の立上りによって立上り、２番目の立上りによっ
て立下がる。ＯＲ回路９にはＤフリップフロップ１３の
Ｑ出力端子の出力信号ａおよびリセット付きカウンタ４
の出力端子Ｑ１より出力される信号すが人力されている
ため、ＯＲ回路９の出力信号ＣはＤフリップフロップ１
３のＱ出力端子の出力信号ａの立下りによって立下り、
リセット付きカウンタ４の出力端子Ｑ１より出力される
信号すの立上りによって立上る。ＯＲ回路１０にはＤフ
リップフロップ１３のＱ出力端子の出力信号ａが正論理
入力端子に、リセット付きカウンタ４の出力端子Ｑ１よ
り出力される信号すが負論理入力端子に入力されている
ため、リセット付きカウンタ４の出力端子Ｑ１より出力
される信号すがハイの時、Ｄフリップフロップ１３のＱ
出力端子の出力信号ａが立下ることによってＯＲ回路１
０の出力ｄは立下り、リセット付きカウンタ４の出力端
子Ｑ１より出力される信号すの立下りによって立上る。
つまり、リセット信号が立さがった後４番目に入ったク
ロック信号の立上りによってＲＡＭ５の０番地のデータ
がＤフリップフロップ６格納され、Ｄフリップフロップ
６に格納されたデータはＯＲ回路４の出力信号Ｃの立上
りエツジで出力端Ｑ１〜Ｑ４に出力されＤフリップフロ
ップ７の上位４ビツトに格納される。そして、リセット
信号が立さがった後８番目に入ったクロック信号の立上
りエツジによって出力信号ａが再び立ち上がるためＲＡ
Ｍ５の１番地のデータが出力端子Ｄｏ−Ｄ３に出力され
Ｄフリップフロップ７の下位４ビツトに格納される。
ロック信号の立上りによってＲＡＭ５の０番地のデータ
がＤフリップフロップ６格納され、Ｄフリップフロップ
６に格納されたデータはＯＲ回路４の出力信号Ｃの立上
りエツジで出力端Ｑ１〜Ｑ４に出力されＤフリップフロ
ップ７の上位４ビツトに格納される。そして、リセット
信号が立さがった後８番目に入ったクロック信号の立上
りエツジによって出力信号ａが再び立ち上がるためＲＡ
Ｍ５の１番地のデータが出力端子Ｄｏ−Ｄ３に出力され
Ｄフリップフロップ７の下位４ビツトに格納される。
これによってＲＡＭ５に記憶された画像データの８ビツ
トがＤフリップフロップ７に格納される。そしてリセッ
ト信号が立ちさがった後８番目に入ったクロック信号の
立上りエツジによって出力信号ａが再び立ち上がるため
出力信号ａの立上りによってＯＲ回路１０の出力信号が
立上り、この立上りエッジによってＤフリップフロップ
７に格納された画像データが出力端子Ｑ１〜Ｑ８に出力
される。畠力端子Ｑ工〜Ｑ８に出力された画像データは
ネットワーク抵抗８に入り合成される。
トがＤフリップフロップ７に格納される。そしてリセッ
ト信号が立ちさがった後８番目に入ったクロック信号の
立上りエツジによって出力信号ａが再び立ち上がるため
出力信号ａの立上りによってＯＲ回路１０の出力信号が
立上り、この立上りエッジによってＤフリップフロップ
７に格納された画像データが出力端子Ｑ１〜Ｑ８に出力
される。畠力端子Ｑ工〜Ｑ８に出力された画像データは
ネットワーク抵抗８に入り合成される。
発明の効果
以上のように本発明の画像データの記憶装置は出力端子
の数の少ない小さな形状の記憶手段を用い、記憶より出
力されたデータを次のデータが出力されるまで一時記憶
をさせ、一時記憶手段に記憶されたデータおよび次のデ
ータの両データを組み合わせて形状を小さくし、クロッ
ク信号の分周を行う分周装置を複数のＤフリップフロッ
プの直列回路とＮＡＮＤ回路の組み合わせによって行っ
ているため不要なノイズパルスが発生することがなくノ
イズパルスが記憶手段に加わり、記憶手段が誤動作をす
ることがない。
の数の少ない小さな形状の記憶手段を用い、記憶より出
力されたデータを次のデータが出力されるまで一時記憶
をさせ、一時記憶手段に記憶されたデータおよび次のデ
ータの両データを組み合わせて形状を小さくし、クロッ
ク信号の分周を行う分周装置を複数のＤフリップフロッ
プの直列回路とＮＡＮＤ回路の組み合わせによって行っ
ているため不要なノイズパルスが発生することがなくノ
イズパルスが記憶手段に加わり、記憶手段が誤動作をす
ることがない。
第１図は本発明の画像データの記憶装置の一実施例のブ
ロック図、第２図は同動作を示すタイミングチャート、
第４図は従来の画像データの記憶装置の例を示すブロッ
ク図、第七図は同動作を示ｆタイミングチャートである
。 ４・・リセット付きカウンタ ５・・ＲＡＭ ６・・４ピツトＤフリツプフロツプ ７・・８ピツトＤフリツプ７０ツブ ８・・ネットワーク抵抗 ９．１０・・ＯＲ回路 １１．１２．１３・・Ｄフリップフロップ１４・・ＮＯ
Ｒ回路 代理人の氏名 弁理士 中尾敏男 はか１各界／ 図 Ｓ二弘ハ ネユ猫 え χ３０ χ４０ Ｕし一−Ｉ］−」Ｌ−一」−
ロック図、第２図は同動作を示すタイミングチャート、
第４図は従来の画像データの記憶装置の例を示すブロッ
ク図、第七図は同動作を示ｆタイミングチャートである
。 ４・・リセット付きカウンタ ５・・ＲＡＭ ６・・４ピツトＤフリツプフロツプ ７・・８ピツトＤフリツプ７０ツブ ８・・ネットワーク抵抗 ９．１０・・ＯＲ回路 １１．１２．１３・・Ｄフリップフロップ１４・・ＮＯ
Ｒ回路 代理人の氏名 弁理士 中尾敏男 はか１各界／ 図 Ｓ二弘ハ ネユ猫 え χ３０ χ４０ Ｕし一−Ｉ］−」Ｌ−一」−
Claims (1)
- 【特許請求の範囲】 パラレルデータの出力端子を有する記憶手段と、前記記
憶手段より出力されたパラレルデータを前記パラレルデ
ータの次に前記記憶手段より出力されるパラレルデータ
が出力されるまで一時記憶をする一時記憶手段と、前記
一時記憶手段に記憶されたパラレルデータおよび前記パ
ラレルデータの次に前記記憶手段より出力されるパラレ
ルデータの両データを組み合わせる組み合わせ手段とを
設け、前記記憶手段より出力されるパラレルデータのビ
ット数より１つ少ない数Ｄフリップフロップ回路を設け
、各Ｄフリップフロップ回路のＣ入力端子をそれぞれ基
準クロック信号線路に接続し、前記Ｄフリップフロップ
回路のＱ出力信号端子をそれぞれＮＯＲ回路の入力端子
に接続し、Ｄフリップフロップ回路の１つのＤ入力端子
をＮＯＲ回路の出力端子に接続し、このＤフリップフロ
ップ回路のＱ出力端子を他のＤフリップフロップ回路の
Ｄ入力端子に接続しさらにこのＤフリップフロップ回路
のＱ出力端子を他のＤフリップフロップ回路のＤ入力端
子に接続してＤフリップフロップ回路を直列接続し、最
後に接続されたＤフリップフ ロップ回路のＱ出力端子を前記記憶手段に記憶されたデ
ータの出力クロック信号および出力時間を定める信号と
したことを特徴とする画像データの記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225258A JPS6380675A (ja) | 1986-09-24 | 1986-09-24 | 画像デ−タの記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225258A JPS6380675A (ja) | 1986-09-24 | 1986-09-24 | 画像デ−タの記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380675A true JPS6380675A (ja) | 1988-04-11 |
Family
ID=16826491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225258A Pending JPS6380675A (ja) | 1986-09-24 | 1986-09-24 | 画像デ−タの記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380675A (ja) |
-
1986
- 1986-09-24 JP JP61225258A patent/JPS6380675A/ja active Pending
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