JPS6384313A - 有限インパルス応答フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号処理システムに用いられる有
限インパルス応答フィルタに関するものである。

従来の技術 従来の技術としては、例えばデータの遅延素子としてシ
フトレジスタを用い、そのデータに所定の演算を施すこ
とにより、有限インパルス応答フィルタ（以下、ＦＩＲ
フィルタと記述する）を構成するものがあった。

以下、図面を参照しながら、前述したような３、＜−、
。

ＦＩＲフィルタについて説明を行う。

第３図は従来のＦＩＲフィルタの回路構成を示すもので
ある。第４図はデータ選択回路とシフトレジスタによっ
て構成される遅延素子のデータの流れ図である。

第３図において、２１はデータの入力端子、２２はデー
タの出力端子、２３はデータの流れを制御する制御信号
発生回路、２４は第１のデータ選択回路、２６はシフト
レジスタ、２７は乗算器、２８はフィルタの係数を蓄え
ておく記憶装置、２９は加算器、３０は第２のデータ選
択回路、３１は演算の途中結果を蓄えておく第１のレジ
スタ、３２は演算の最終結果を蓄える第２のレジスタで
ある。

説明のために、ここではｎタップのＦＩＲフィルタとす
る。入力端子２１から入力されたデータは、サンプリン
グ期間Ｔ８　のｎ分の１の期間Ｔｎだけ第１のデータ選
択回路２４を介してシフトレジスタ２６に入力される。

その他の期間はシフトレジスタ２６によって所定の時間
だけ遅延されたデータが、第１のデータ選択回路２４を
介してシフトレジスタ２６に入力される。ここでどうい
う動作が行われているかを第４図を用いて説明する。

ｎタップのＦＩＲフィルタの場合、シフトレジメタの数
としてはｎ−１個が必要である。

第４図において、１　、２．３．・・−・・、　ｎ−１
，ｎ、　ｎ＋１．・・・・・・はサンプリング周期Ｔ８
　毎に更新されたデータであり、１から数字が増加する
に従って、より新しいデータであることを示している。

第４図において、（−）の状態では、データ１が出力さ
れるとともに、入力として次のサンプリングデータｎが
選択されている。（ｂ）の状態は時間Ｔｎ後の状態を表
しており、データ２が出力されるとともに入力としても
データ２が選択されている。以下、（ａ）　、　（ｄ）
と状態が変化して行き、（ａ）の状態からＴ８　後に次
のサンプリングデータが入力として選択される（、）の
状態と々す、その後Ｔｎ毎に（ｆ）の状態、そして次の
状態へと変化して行く。すなわち、最初のサンプリング
期間には時間Ｔｎ毎にデータ１，２．・・・・・・、ｎ
が出力され、次のサンプリング期間にはデータ２、３．
４．・・・・・・、ｎ＋１　が、その次にはデータ３゜
６　・・−７ ４，６，・・・・・・ｎ　−１−２が出力される、とい
う動作となる。

一方、記憶装置２８からは、Ｔｎ毎に、フィルタ係数Ｃ
Ｃ・・・・・・、Ｃｎが順番に出力される。

乗算器２７の一方の入力端子にはシフトレジスタ２６の
出力が接続され、他方の入力には記憶装置２８が接続さ
れている。すなわち、乗算器２７は、最初のサンプリン
グ期間に、Ｃトデータ１゜Ｃ２・データ２．・・・・・
・、Ｃｎ・データｎが出力され、次のサンプリング期間
には、Ｃトデータ２．Ｃ２−データ３．・・・・・、Ｃ
ｎ・データｎ＋１　を出力し、その後も同様な動作を行
う。これらの出力データ群は、１サンプリング期間内に
行うべきＦＩＲフィルタの積和演算中の積の結果のデー
タ群である。ただし、第６図に示すように、それぞれの
素子の遅延や、同期した動作を行わせるためのラッチ回
路などが含まれるため、実際にはこのタイミング通りに
は動作しない。

乗算器２７が、例えば最初のサンプリング期間の場合、
最初の積の結果Ｃトデータ１を出力する６ベー／′ Ｔｎ時間前、第２のデータ選択回路３ｏは入力ゼロを選
んでおき、乗算器２７がＣトデータ１を出力すると同時
に、第１のレジスタ３１をリセットする。その後、次の
サンプリング期間での最初の積の結果Ｃトデータ２が出
力されるＴｎ時間前までは、第２のデータ選択回路３０
は加算器２９の出力を選択している。加算器２９の一方
の入力端子には乗算器２７の出力が接続され、他方の端
子には第１のレジスタ３１の出力が接続されている。

すなわち、加算器２９と第２のデータ選択回路３０と第
１のレジスタ３１とで、リセット付きの累算器を構成し
ており、第２のデータ選択回路３ｏがゼロを選択してい
る期間に、加算器２９はＦＩＲフィルタの積和演算結果
を出力しているので、このデータを第２のレジスタ３２
に蓄え、出力端子２２に出力する。

発明が解決しようとする問題点 しかしながら、前記のように遅延素子としてシフトレジ
スタを用いると、回路構成が大規模になってしまうとい
う問題を有していた。

７１、−ノ 本発明は前記問題点に鑑みてなされたもので、ランダム
アクセスメモリを用いて回路規模の低減を図ることので
きる有限インパルス応答フィルタを提供するものである
。

問題点を解決するだめの手段 この目的を達成するために、本発明の有限インパルス応
答フィルタは、制御信号発生回路により制御されたカウ
ンタの出力をアドレスとするランダムアクセスメモリの
データバスにスイッチ回路の一方の端子を接続し、入力
端子を前記スイッチ回路の他方の端子に接続し、サンプ
リング期間内の一期間のみ量子化された入力信号が前記
データバスに供給されるようにし、一方の入力端子が記
憶装置に接続された乗算器の他方の入力端子を前記デー
タバスに接続し、前記乗算器の出力を加算器の一方の入
力端子に接続し、前記加算器の出力を、一方の入力端子
のデータが常にゼロであるようなデータ選択回路の他の
入力端子に接続するとともに、第二のレジスタを介して
出力端子に接続し、前記データ選択回路の出力を第一の
レジスタを介して、前記加算器の他方の入力端子に接続
し、サンプリング期間内の他の期間は前記入力端子を前
記スイッチ回路により前記データバスから切り離し、前
記ランダムアクセスメモリの出力を前記データバスを介
して前記乗算器に入力するようにし、前記出力端子から
出力を取り出すように構成されている。

作　　用 本発明は上記した構成により、遅延素子としてランダム
アクセスメモリを用いてフィルタを構成することにより
、回路規模を低減させることができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例における有限イン
パルス応答フィルタのブロック図を示すものである。

また、第２図はそのタイミング図である。

第１図において、１はデータの入力端子、２はデータの
出力端子、３はデータの流れを制御する９１＼−／゛ 制御信号発生回路、４はデータバス４ａと入力端子１の
接続あるいは切り離しを行うスイッチ回路、４ａはラン
ダムアクセスメモリ６のデータバス、６はランダムアク
セスメモリ６のアドレスを発生させるためのカウンタ、
６はデータを一時蓄えておくランダムアクセスメモリ（
以下、ＲＡＭと記述する）、７はデータとフィルタの係
数を乗算する乗算器、８はフィルタの係数を蓄えておく
記憶装置、９は加算器、１ｏはデータ選択回路、１１は
第１のレジスタ、１２は第２のレジスタであり、ＲＡＭ
６は、制御信号発生回路３により書き込みモードになっ
たときに、スイッチ回路４を介して入力端子１から入力
されたデータを、カウンタ６の出力により指定されたア
ドレスに蓄えたり、あるいは制御信号発生回路３により
読みだしモードになったときに、カウンタ６の出力によ
り指定されたアドレスのデータを、データバス４ａを介
して乗算器７の一方の入力端子に出力する。データの書
き込みモード時は、入力端子から入力されているデータ
は、データバス４ａを介して乗算器７１ｏヘ−ノ の一方の入力端子にも出力されている。乗算器７、記憶
装置８、加算器９、データ選択回路１０．第１のレジス
タ１１、第２のレジスタ１２は第３図に示す従来の構成
と同様なので動作の説明は省略する。

第２図に示されるように、係数を蓄えている記憶装置８
は各サンプリングとも、Ｃｎ、Ｃｎ−１，・・・・・・
、Ｃ１の順で出力するが、ＲＡＭ６をアドレス指定する
カウンタ５は制御信号発生回路３により、１サンプリン
グ期間内に１Ｔｎ期間カウントを禁止され、その期間は
入力端子１から入力されたデータが乗算器７の一方の入
力になるとともに、そのデータはＲＡＭ５にも書き込ま
れる。

すなわち、乗算器７の出力としては、ＲＡＭ６のアドレ
スｊに書き込まれているデータをＲ（ｉ）とすると、最
初のサンプリング期間には、Ｃｎ・入力データｎ、Ｃｎ
−１・Ｒ（ｎ−１）、・・・・・・、Ｃ１・Ｒ（１）と
なり、この時、Ｒ（ｎ）には入力データｎが蓄えられて
いる。

次のサンプリング期間には、Ｏｎ・入力データｎ＋１゜
１１　〆＼＝７ Ｃｎ−１”　Ｒ（”）＋　Ｃｎ−２”　Ｒ（”　−１）
＋　”””。

Ｃ１・Ｒ（２）となり、この時、Ｒ（１）には入力デー
タｎ＋１が蓄えられている。（第６図と同じ様に、実際
にはこのタイミング回通りには動作し々い。）このよう
にして得られた積の結果は従来例と同様に加算器９、デ
ータ選択回路１０．第１のレジスタ１１で構成されるリ
セット付累算器で累算結果が求められ、第２のレジスタ
１２で最終結果が蓄えられ、出力端子２から出力が取り
出される。

発明の効果 本発明は、制御信号発生回路により制御されたカウンタ
の出力をアドレスとするランダムアクセスメモリのデー
タバスにスイッチ回路の一方の端子を接続し、入力端子
を前記スイッチ回路の他方の端子に接続し、サンプリン
グ期間内の一期間のみ量子化された入力信号が前記デー
タバスに供給されるようにし、一方の入力端子が記憶装
置に接続された乗算器の他方の入力端子を前記データバ
スに接続し、前記乗算器の出力を加算器の一方の入力端
子に接続し、前記加算器の出力を、一方の入力端子のデ
ータが常にゼロであるようなデータ選択回路の他の入力
端子に接続するとともに、第二のレジスタを介して出力
端子に接続し、前記データ選択回路の出力を第一のレジ
スタを介して、前記加算器の他方の入力端子に接続し、
サンプリング期間内の他の期間は前記入力端子を前記ス
イッチ回路により前記データバスから切り離し、前記ラ
ンダムアクセスメモリの出力を前記データバスを介して
前記乗算器に入力するようにし、前記出力端子から出力
を取り出すように構成し、遅延素子としてランダムアク
セスメモリを用いたことにより、従来のようなシフトレ
ジスタを用いた場合に比べ、回路規模を低減させること
のできる優れた有限インパルス応答フィルタを実現でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例における有限インパルス応答
フィルタのブロック図、第２図は同タイミングチャート
、第３図は従来の有限インパルス応答フィルタのブロッ
ク図、第４図は同遅延素子部の動作を説明するための流
れ図、第６図は同種１３ヘーノ 和演算部のタイミングチャートである。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・制御信号発生回路、４・・・・・・スイッ
チ回路、４ａ・・・・・・データバス、６・・・・・・
カウンタ、６・・・・・・ランダムアクセスメモリ、７
・・・・・・乗算器、８・・・・・・記憶装置、９・・
・・・・加算器、１ｏ・・・・・・データ選択回路、１
１・・・・・・第１のレジスタ、１２・・・・・・第２
のレジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名２１
−一一人力為６ ２２−一一巳力Ｑ善 ２３−一一匍■他−発生回路 ２４−一一第１のデづ１１医回路 ２６−−−シフトレシ不り ２７−−−乗算呑 ２乗算−一名引き衰１ ２９−一一力Ｕ寞呑 ３０−一一身にのデ七へ」ｐ湿１谷 窮４図

Claims (1)

【特許請求の範囲】
1. 制御信号発生回路により出力が制御されるカウンタと、
   前記カウンタの出力をアドレスとするランダムアクセス
   メモリと、サンプリング期間内の一期間のみ量子化され
   たデータが前記スイッチ回路を介して供給されるデータ
   バスと、前記データバスに一方の端子が接続され、他方
   の端子にデータの入力端子が接続されたスイッチ回路と
   、一方の入力端子が記憶装置に接続され他方の入力端子
   が前記データバスに接続された乗算器と、前記乗算器の
   出力が一方の入力端子に入力するよう接続された加算器
   と、一方の入力端子に常にゼロのデータが入力され、他
   の入力端子に前記加算器の出力が入力するよう接続され
   たデータ選択回路と、前記データ選択回路の出力を保持
   する第一のレジスタと前記加算器の出力を保持するとと
   もに出力端子に出力する第二のレジスタとを有し、第二
   のレジスタの出力を前記加算器の他方の入力端子に入力
   するよう接続するとともに、サンプリング期間内の他の
   期間は前記データの入力端子を前記スイッチ回路により
   前記データバスから切り離し、前記ランダムアクセスメ
   モリの出力を前記データバスを介して前記乗算器に入力
   するようにし、前記出力端子から出力を取り出すように
   構成してなる有限インパルス応答フィルタ。