JPS6160005A - デジタルフイルタ - Google Patents
デジタルフイルタInfo
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- JPS6160005A JPS6160005A JP59181715A JP18171584A JPS6160005A JP S6160005 A JPS6160005 A JP S6160005A JP 59181715 A JP59181715 A JP 59181715A JP 18171584 A JP18171584 A JP 18171584A JP S6160005 A JPS6160005 A JP S6160005A
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- JP
- Japan
- Prior art keywords
- ram
- address
- counter
- output
- digital filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ遅延にＲＡＭを用いたデジタルフィルタ
に関するものである。
に関するものである。
従来例の構成とその問題点
近年、情報の伝送及び記録がデジタル信号化され、この
信号をデジタルフィルタによりデジタル信号処理を行な
うことが多くなっている。
信号をデジタルフィルタによりデジタル信号処理を行な
うことが多くなっている。
以下図面を参照しながら従来のデジタルフィルタについ
て説明する。第１図は従来のデジタルフィルタのブロッ
ク図であり、１は入力信号でＲＡＭのデータ入力に加え
られる。２はアドレス発生回路でＲＡＭとＲＯＭのアド
レスを発生する。３はデータの遅延を行なうＲＡＭ、４
は係数用のＲＯＭである。６１−ｉ乗算器でＲＡＭのデ
ータとＲＯＭの係数の乗算を行なう。６は累積加算器で
ある。
て説明する。第１図は従来のデジタルフィルタのブロッ
ク図であり、１は入力信号でＲＡＭのデータ入力に加え
られる。２はアドレス発生回路でＲＡＭとＲＯＭのアド
レスを発生する。３はデータの遅延を行なうＲＡＭ、４
は係数用のＲＯＭである。６１−ｉ乗算器でＲＡＭのデ
ータとＲＯＭの係数の乗算を行なう。６は累積加算器で
ある。
以上のように構成された従来のデジタルフィルタについ
てその動作を以下に説明する。ＦＩＲ形のデジタルフィ
ルタの構成は、データの遅延にシフトレジスタを用い第
２図のように表わせる。７〜９は１サンプル時間の遅延
を行なうシフトレジスタ、１０〜１３は遅延したデータ
に係数をかける乗算器、１４は加算器である。また、サ
ンプル時刻ｔにおけるサンプルデータ１ｊｃ（ｔｌとし
、ｚ（ｎ−１）〜Ｊ：（ｎ−４） は１サンプル時間づ
つ離れたデータを示す。データ遅延に一つのＲＡＭ’ｉ
用いて第２図と同等のデジタルフィルタを実現した場合
、次のような手順で処理を行なう。
てその動作を以下に説明する。ＦＩＲ形のデジタルフィ
ルタの構成は、データの遅延にシフトレジスタを用い第
２図のように表わせる。７〜９は１サンプル時間の遅延
を行なうシフトレジスタ、１０〜１３は遅延したデータ
に係数をかける乗算器、１４は加算器である。また、サ
ンプル時刻ｔにおけるサンプルデータ１ｊｃ（ｔｌとし
、ｚ（ｎ−１）〜Ｊ：（ｎ−４） は１サンプル時間づ
つ離れたデータを示す。データ遅延に一つのＲＡＭ’ｉ
用いて第２図と同等のデジタルフィルタを実現した場合
、次のような手順で処理を行なう。
ＲＡＭからデータＪＣ（ｎ−＋） を読み出し、この
とき同時にＲＯＭから係数ａ、を読み出し、乗算器によ
り”＋×ｘ（ｎ−＋） の計算を行ない、この値を累
積加算器に記憶する。次にＲＡＭからデータ！（ｎ−２
） ｋ読み出し、このとき同時にＲＯＭから係数ａ２
に読み出し、乗算器によりａ２Ｘ工（ｎ−２）の計算を
行ない、この値を累積加算器により前サンプル１での累
積加算値ａ、Ｘ工（ｎ−＋Ｊに加える。
とき同時にＲＯＭから係数ａ、を読み出し、乗算器によ
り”＋×ｘ（ｎ−＋） の計算を行ない、この値を累
積加算器に記憶する。次にＲＡＭからデータ！（ｎ−２
） ｋ読み出し、このとき同時にＲＯＭから係数ａ２
に読み出し、乗算器によりａ２Ｘ工（ｎ−２）の計算を
行ない、この値を累積加算器により前サンプル１での累
積加算値ａ、Ｘ工（ｎ−＋Ｊに加える。
この操作を４回行なうことにより、累積加算器の値は
ｋＡ、 ＆ｋ ｘ”（ｎ ｋ ）
となり一つの出力サンプルの計算を終了する。
第２図はタップ数が４の例だが、一般にタッグ数がＮで
あれば１つの出力サンプルを計算するのにＮ回のＲＡ
１ｉ［の読み出しが必要である。
あれば１つの出力サンプルを計算するのにＮ回のＲＡ
１ｉ［の読み出しが必要である。
しかしながら、上記の構成においてはサンプリング周波
数ｆ、としたとき、一つのタップの計算に要する時間Ｔ
ｃは Ｔｃ≦１／（Ｎｘｆ、） とする必要があり、タップ数が多くなるとＴｃはタップ
数に反比例して小さくなる。一般にタップ数をふやす場
合、その限界はメモリのアクセス時間や乗算器の演算時
間で決まり、それ以上のタップ数を持つデジタルフィル
タを構成することが困難という問題を有していた。
数ｆ、としたとき、一つのタップの計算に要する時間Ｔ
ｃは Ｔｃ≦１／（Ｎｘｆ、） とする必要があり、タップ数が多くなるとＴｃはタップ
数に反比例して小さくなる。一般にタップ数をふやす場
合、その限界はメモリのアクセス時間や乗算器の演算時
間で決まり、それ以上のタップ数を持つデジタルフィル
タを構成することが困難という問題を有していた。
発明の目的
本発明の目的はタップ数の２分の１のＲＡＭアクセス回
数及び乗算回数でデジタル信号処理を可能とするデジタ
ルフィルタを提供することにある。
数及び乗算回数でデジタル信号処理を可能とするデジタ
ルフィルタを提供することにある。
発明の構成
本発明のデジタルフィルタは入力信号を記憶する第１及
び第２のＲＡＭ（読みだし書き込みメモリ）と、デジタ
ルフィルタの係数値を記憶しているＲＯＭ（読みだし専
用メモリ）と、上記ＲＡＭ及びＲＯＭのアドレスを発生
するアドレス発生回路と、上記第１のＦｔＡＭと第２の
ＲＡＭのデータを加算する加算器と、上記加算の出力と
上記ＲＯＭのデータケかける乗算器と、上記乗算器の乗
算結果全累積加算する累積加算器より構成され、２つの
ＲＡＭのデータを同時に読みだすようにしたことにより
、タップ数の２分の１のＲＡＭアクセス回数及び乗算回
数でデジタルフィルタを構成スることが可能となるもの
である。
び第２のＲＡＭ（読みだし書き込みメモリ）と、デジタ
ルフィルタの係数値を記憶しているＲＯＭ（読みだし専
用メモリ）と、上記ＲＡＭ及びＲＯＭのアドレスを発生
するアドレス発生回路と、上記第１のＦｔＡＭと第２の
ＲＡＭのデータを加算する加算器と、上記加算の出力と
上記ＲＯＭのデータケかける乗算器と、上記乗算器の乗
算結果全累積加算する累積加算器より構成され、２つの
ＲＡＭのデータを同時に読みだすようにしたことにより
、タップ数の２分の１のＲＡＭアクセス回数及び乗算回
数でデジタルフィルタを構成スることが可能となるもの
である。
実施例の説明
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第３図は本発明の一実施例に係るデジタルフィルタのブ
ロック図を示すものである。第３図において、２はアド
レス発生回路でＲＯｌｉ［及びＲＡＭのアドレスを発生
する。４は係数用のＲＯＭ、６は乗算器、６は累積加算
器である。１５及び１６はそれぞれデータ遅延用のＲＡ
Ｍ、１７は加算器である。
ロック図を示すものである。第３図において、２はアド
レス発生回路でＲＯｌｉ［及びＲＡＭのアドレスを発生
する。４は係数用のＲＯＭ、６は乗算器、６は累積加算
器である。１５及び１６はそれぞれデータ遅延用のＲＡ
Ｍ、１７は加算器である。
以上のように構成された本実施例のデジタルフィルタに
ついて以下にその動作を説明する。前述したようにＦＩ
Ｒ形のデジタルフィルタの構成は、データの遅延仄シフ
トレジスタを用い第２図のように表わせる。ここで一般
にシフトレジスタの中心を対称とした２点の係数値は等
しい、つ１すａ、とａ４． ａ、、とａ３はそれぞれ等
しい。第４図は本発明のデジタルフィルタを、データ遅
延にンアトレジスタを用いて構成したときのブロック図
である。７〜９は１サンプル時間の遅延を行なうシフト
レジスタ、１９及び２０は対称の位置のデータの加算を
行なう加算器、２１及び２２は係数をかける乗算器、１
４は加算器である。対称の位置の係数が等しいことより
、あらかじめ１９．２０の加算器により対称の位置のデ
ータを加算し、これに２１．２２の乗算器により、それ
ぞれ係数をかければ第２図のデジタルフィルタと同じ処
理ができる。ただしこのときの係数ａ’ ＝ａ ＝
ａ 。
ついて以下にその動作を説明する。前述したようにＦＩ
Ｒ形のデジタルフィルタの構成は、データの遅延仄シフ
トレジスタを用い第２図のように表わせる。ここで一般
にシフトレジスタの中心を対称とした２点の係数値は等
しい、つ１すａ、とａ４． ａ、、とａ３はそれぞれ等
しい。第４図は本発明のデジタルフィルタを、データ遅
延にンアトレジスタを用いて構成したときのブロック図
である。７〜９は１サンプル時間の遅延を行なうシフト
レジスタ、１９及び２０は対称の位置のデータの加算を
行なう加算器、２１及び２２は係数をかける乗算器、１
４は加算器である。対称の位置の係数が等しいことより
、あらかじめ１９．２０の加算器により対称の位置のデ
ータを加算し、これに２１．２２の乗算器により、それ
ぞれ係数をかければ第２図のデジタルフィルタと同じ処
理ができる。ただしこのときの係数ａ’ ＝ａ ＝
ａ 。
ａ２′＝ａ２−ａ３である。これをＲＡＭを用いて構成
したものが第３図であり、シフトレジスタを２つのＲＡ
Ｍに分は左側をＲＡＭ１．右側をＲＡＭ２とし次の手順
で処理を行なう。ＲＡＭ１からＪＣ（ｎ−＋）ｆ：読み
出し、このとき同時にＲＡＭ２からは工（ｎ−４）を読
み出し、！（ｎ−＋） と工（ｎ−ａ ）を加算した
後に係数ａ、′をかけ、この値を累積加算器により記憶
する。次にＲＡＭ１からｒ（ｎ−２）を読み出し、この
とき同時にＲＡＭ２からはｘ（ｎ−ｓ）を読み出し・ｘ
（ｎ−２）とｘ（ｎ−Ｌ３） を加算した後に係数ａ
′をかけ、この値は累積加算器により前回までの累積加
算値に加えられ一つの出力サンプル値となる。この後Ｒ
ＡＭ１の一番古いデータは第３図１８を通りＲＡＭ２に
書き込まれ、ＲＡＭ１には第３図１より新しいデータが
書き込まれ、前回の出力サンプルを計算したときと同様
な操作を行ない、次の出力サンプルを求める。
したものが第３図であり、シフトレジスタを２つのＲＡ
Ｍに分は左側をＲＡＭ１．右側をＲＡＭ２とし次の手順
で処理を行なう。ＲＡＭ１からＪＣ（ｎ−＋）ｆ：読み
出し、このとき同時にＲＡＭ２からは工（ｎ−４）を読
み出し、！（ｎ−＋） と工（ｎ−ａ ）を加算した
後に係数ａ、′をかけ、この値を累積加算器により記憶
する。次にＲＡＭ１からｒ（ｎ−２）を読み出し、この
とき同時にＲＡＭ２からはｘ（ｎ−ｓ）を読み出し・ｘ
（ｎ−２）とｘ（ｎ−Ｌ３） を加算した後に係数ａ
′をかけ、この値は累積加算器により前回までの累積加
算値に加えられ一つの出力サンプル値となる。この後Ｒ
ＡＭ１の一番古いデータは第３図１８を通りＲＡＭ２に
書き込まれ、ＲＡＭ１には第３図１より新しいデータが
書き込まれ、前回の出力サンプルを計算したときと同様
な操作を行ない、次の出力サンプルを求める。
以上のように本実施例によれは、ＲＡＭ１２つ用いてデ
ジタルフィルタを構成したことにより、ＲＡＭのアクセ
ス回数及び乗算回数を同じタップ数の従来のデジタルフ
ィルタに比べて２分の１にすることができる。なお、上
の実施例ではタップの数を４としたが、これに限定され
るものではない。
ジタルフィルタを構成したことにより、ＲＡＭのアクセ
ス回数及び乗算回数を同じタップ数の従来のデジタルフ
ィルタに比べて２分の１にすることができる。なお、上
の実施例ではタップの数を４としたが、これに限定され
るものではない。
第５図は本発明の他の実施例に係るデジタルフィルタの
アトにス発生回路のブロック図を示すものである。第５
図において２３はＲＯＭのアドレスを発生するカウンタ
ー、２４及び２５はＲＯＭのアドレスとＲＡＭのアドレ
スの差を与えるカウンタ２及びカウンタ３．２６及び２
７はカウンタ１とカウンタ２及びカウンタ３の出力を加
えＲＡＭ１及びＲＡＭ２のアドレスとする加算器、図の
点線内がアドレス発生回路である。
アトにス発生回路のブロック図を示すものである。第５
図において２３はＲＯＭのアドレスを発生するカウンタ
ー、２４及び２５はＲＯＭのアドレスとＲＡＭのアドレ
スの差を与えるカウンタ２及びカウンタ３．２６及び２
７はカウンタ１とカウンタ２及びカウンタ３の出力を加
えＲＡＭ１及びＲＡＭ２のアドレスとする加算器、図の
点線内がアドレス発生回路である。
以上のように構成されたアドレス発生回路を持つ本実施
例のデジタルフィルタについて以下にその動作を説明す
る。このデジタルフィルタハ入力のサンプリング周波数
と出力のサンプリング周波数が１対２の関係にあり、タ
ップ数は１５とする。
例のデジタルフィルタについて以下にその動作を説明す
る。このデジタルフィルタハ入力のサンプリング周波数
と出力のサンプリング周波数が１対２の関係にあり、タ
ップ数は１５とする。
第６図はこのデジタルフィルタをシフトレジスタを用い
て表わしたもので、２８〜３１は出力のサンプリング周
波数一周期分の遅延を行なうシフトレジスタ、３２〜３
６は各タップのデータに係数、をかける乗算器、１４は
加算器である。また、各タップを入力に近い方からで、
〜Ｔ＋ｓとする。このデジタルフィルタに第７図に示す
ような連続した波形を入力した場合について考える。時
刻ｔにおけるサンプル値ｋ Ｉ （ｔ）とし、出力信号
のサンプリング族ｉ１ｈで入力１言号を考えると、サン
プル値に１１つおきにしか存在しない。今、ある時刻に
り２・プＴｋに丸・けるデータがＩＣｒｈ−ｋ）となっ
たとしよう。このときｋが偶数のタップのデータは０な
ので、出力サンプルｋｙ（ｎ−＋） とすればｙ（ｎ
−＋） ＝ Σ ａｋ”（ｎ−ｋ）ｋ＝＋ ＋ （ｎ−＋） ＋ａｓ工（ｎ−５） ＋”’＋ａ＋
５ ”（ｎ−１３） ＋ａｌｓ Ｊｃ（ｎ−１５）とな
る。この時間から出力信号のサンプリング周波数一周期
分の時間がたつと、タップＴｋにおけるデータは”（ｎ
−に−ｚ）となり、ｋが奇数のタップのデータは０なの
で、出力サンプルｙ（ｎ）は”（ｎｌ ” Σ ａｋ
ｘ（ｎ−に＋＋ ）ｋ＝＋ ２ （ｎ−＋） ” ａａｘ（ｎ−ｓ） ＋”’”
ａ＋２ ｘ（ｎ−＋＋） ＋ａ＋ａ ｘ（ｎ−１５）と
なる。
て表わしたもので、２８〜３１は出力のサンプリング周
波数一周期分の遅延を行なうシフトレジスタ、３２〜３
６は各タップのデータに係数、をかける乗算器、１４は
加算器である。また、各タップを入力に近い方からで、
〜Ｔ＋ｓとする。このデジタルフィルタに第７図に示す
ような連続した波形を入力した場合について考える。時
刻ｔにおけるサンプル値ｋ Ｉ （ｔ）とし、出力信号
のサンプリング族ｉ１ｈで入力１言号を考えると、サン
プル値に１１つおきにしか存在しない。今、ある時刻に
り２・プＴｋに丸・けるデータがＩＣｒｈ−ｋ）となっ
たとしよう。このときｋが偶数のタップのデータは０な
ので、出力サンプルｋｙ（ｎ−＋） とすればｙ（ｎ
−＋） ＝ Σ ａｋ”（ｎ−ｋ）ｋ＝＋ ＋ （ｎ−＋） ＋ａｓ工（ｎ−５） ＋”’＋ａ＋
５ ”（ｎ−１３） ＋ａｌｓ Ｊｃ（ｎ−１５）とな
る。この時間から出力信号のサンプリング周波数一周期
分の時間がたつと、タップＴｋにおけるデータは”（ｎ
−に−ｚ）となり、ｋが奇数のタップのデータは０なの
で、出力サンプルｙ（ｎ）は”（ｎｌ ” Σ ａｋ
ｘ（ｎ−に＋＋ ）ｋ＝＋ ２ （ｎ−＋） ” ａａｘ（ｎ−ｓ） ＋”’”
ａ＋２ ｘ（ｎ−＋＋） ＋ａ＋ａ ｘ（ｎ−１５）と
なる。
以上のことより、データがφのタップについては係数が
何であろうと、データに係数をかけた値は０となるので
、一つの出力サンプルを計算するときには一つづつ離れ
たタップについてのみ、係数をかけてやればよいことが
わかる。この場合、タップ数は１６であるが出力サンプ
ルを求めるときには、８タツプの係数から出力サンプル
を求めたものと、７タノプの係数から出力サンプルを求
めたものを交互に出してやけれよい。最大８つのタップ
について考えればよいので第６図は第８図のように置き
換えられる。第８図において、３７〜４０は出力信号の
サンプリング周波数２周期分の遅延を行なうシフトレジ
スタ、４１〜４４はり：Ｉプの係数金貸りかえるスイッ
チで４１〜４４は連動するものである。次にこの動作に
ついて説明する。４１〜４４のスイッチを左側にし一つ
の出力サンプルを求める。次に４１〜４４のスイッチを
右側にし一つの出力サンプルを求める。この後にシフト
レジスタのデータをシフトする。これらの動作を繰り返
し連続して行なう。つまり、シフトレジスタが１回シフ
トすると４１〜４４のスイッチを切り換えて２種類の出
力サンプルを得るのである。
何であろうと、データに係数をかけた値は０となるので
、一つの出力サンプルを計算するときには一つづつ離れ
たタップについてのみ、係数をかけてやればよいことが
わかる。この場合、タップ数は１６であるが出力サンプ
ルを求めるときには、８タツプの係数から出力サンプル
を求めたものと、７タノプの係数から出力サンプルを求
めたものを交互に出してやけれよい。最大８つのタップ
について考えればよいので第６図は第８図のように置き
換えられる。第８図において、３７〜４０は出力信号の
サンプリング周波数２周期分の遅延を行なうシフトレジ
スタ、４１〜４４はり：Ｉプの係数金貸りかえるスイッ
チで４１〜４４は連動するものである。次にこの動作に
ついて説明する。４１〜４４のスイッチを左側にし一つ
の出力サンプルを求める。次に４１〜４４のスイッチを
右側にし一つの出力サンプルを求める。この後にシフト
レジスタのデータをシフトする。これらの動作を繰り返
し連続して行なう。つまり、シフトレジスタが１回シフ
トすると４１〜４４のスイッチを切り換えて２種類の出
力サンプルを得るのである。
本実施例は第８図のように入力信号のサンプリング周波
数と出力信号のサンプリング周波数が１対２の関係にな
り、偶数個のタップと奇数個のタップを交互に計算し出
力サンプルに・するデジタルフィルタを、シフトレジス
タの代りに２つのＲＡＭを用いたものである。次にその
ＲＡＭと係数値を記憶したＲＯＭのアドレスの発生方法
について説明する。
数と出力信号のサンプリング周波数が１対２の関係にな
り、偶数個のタップと奇数個のタップを交互に計算し出
力サンプルに・するデジタルフィルタを、シフトレジス
タの代りに２つのＲＡＭを用いたものである。次にその
ＲＡＭと係数値を記憶したＲＯＭのアドレスの発生方法
について説明する。
第５図におけるアドレス発生回路のカウンタ１、カウン
タ２、カウンタ３の値とそのときのＲＡＭ１及びＲＡＭ
２の内容を表わしたのが第９図である。カウンタ２、カ
ウンタ３がともにφのときのＲＡＭの内容は第８図で４
１〜４４企左（ｒｌｌＪＫたおし８タツプの計算をし出
力サンプルを求める場合に相当する。まず、カウンタ１
をφとしたときにＲＡＭ１は書き込み状態となりＲＡＭ
１のφ番地に”（ｎ−＋）が書き込憧れ、この値はＲＡ
Ｍ１の出力にも出る。このときＲＡ１１２のアドレスは
φであり、ＲＡＭ２からは”（ｎ−Ｉｓ）が出力される
。
タ２、カウンタ３の値とそのときのＲＡＭ１及びＲＡＭ
２の内容を表わしたのが第９図である。カウンタ２、カ
ウンタ３がともにφのときのＲＡＭの内容は第８図で４
１〜４４企左（ｒｌｌＪＫたおし８タツプの計算をし出
力サンプルを求める場合に相当する。まず、カウンタ１
をφとしたときにＲＡＭ１は書き込み状態となりＲＡＭ
１のφ番地に”（ｎ−＋）が書き込憧れ、この値はＲＡ
Ｍ１の出力にも出る。このときＲＡ１１２のアドレスは
φであり、ＲＡＭ２からは”（ｎ−Ｉｓ）が出力される
。
次にＲＡＭ１は読み出し状態となり、カウンタ１は１つ
カウントし２となりＲＡＭ１からは、、Ｅ（ｎ−５＞が
ＲＡＭ２からはｘ（ｎ−１ｓ）が出力される。この後カ
ウンタ１は１つづつカウントしてゆき、カウンタ１の値
が３となったときに第８図における８タツプからの出力
サンプルを求めることができる。
カウントし２となりＲＡＭ１からは、、Ｅ（ｎ−５＞が
ＲＡＭ２からはｘ（ｎ−１ｓ）が出力される。この後カ
ウンタ１は１つづつカウントしてゆき、カウンタ１の値
が３となったときに第８図における８タツプからの出力
サンプルを求めることができる。
次に、カウンタ１を再びφにし、このとき同時にカウン
タ３を１つカウントする。このときＲＡＭ１のアドレス
はφ、ＲＡＭ２のアドレスは１となりＲＡＭ１からは”
（ｎ−＋）がＲＡＭ２からは、ｒ （ｎ−＋ ｓ ）が
出力される。この後カウンタ１は１つづつカウントして
ゆきＲＡＭ１及びＲＡＭ２から各タップに相当するデー
タを順次出力してゆく。
タ３を１つカウントする。このときＲＡＭ１のアドレス
はφ、ＲＡＭ２のアドレスは１となりＲＡＭ１からは”
（ｎ−＋）がＲＡＭ２からは、ｒ （ｎ−＋ ｓ ）が
出力される。この後カウンタ１は１つづつカウントして
ゆきＲＡＭ１及びＲＡＭ２から各タップに相当するデー
タを順次出力してゆく。
カウンタ１の値が３となったときにはＲＡＭ２のみが書
き込み状態となり、ＲＡＭ１から出力された”（ｎ−７
）はＲＡＭ２の一番古いデータｆ、（ｎ−Ｉｓ）の書か
れていた番地に書き込まれる。
き込み状態となり、ＲＡＭ１から出力された”（ｎ−７
）はＲＡＭ２の一番古いデータｆ、（ｎ−Ｉｓ）の書か
れていた番地に書き込まれる。
このときＲＡＭ１及びＲＡＭ２からは同１寺に１（ｎ
−７）が出力されるので、このときＲＯＭから出力され
る係数値は２分の１となるようにしなくてはならない。
−７）が出力されるので、このときＲＯＭから出力され
る係数値は２分の１となるようにしなくてはならない。
このとき求められた出力サンプルは、第８図において４
１〜４４を右側にした状態、つまりワタツブから出力サ
ンプルを求めたものと同じである。次にカウンタ１はφ
となり、このとき同時にカウンタ２は３となる。カウン
タ２は減算カウンタである。このときＲＡＭ１は書き込
み状態となり新しい入力データＪ（ｎ＋＋）がＲＡＭ１
の３番地に書き込まれる。この後、以上の動作が繰り返
され８タツプからの出力サンプルとワタツブからの出力
サンプルが交互に求められる。
１〜４４を右側にした状態、つまりワタツブから出力サ
ンプルを求めたものと同じである。次にカウンタ１はφ
となり、このとき同時にカウンタ２は３となる。カウン
タ２は減算カウンタである。このときＲＡＭ１は書き込
み状態となり新しい入力データＪ（ｎ＋＋）がＲＡＭ１
の３番地に書き込まれる。この後、以上の動作が繰り返
され８タツプからの出力サンプルとワタツブからの出力
サンプルが交互に求められる。
以上のように本実施例によれば、ＲＡＭ１２つ用いてデ
ジタルフィルタを構成したことにより、ＲＡＭのアクセ
ス回数及び乗算回数を同じタップ数の従来のデジタルフ
ィルタに比べて２分の１にすることができる。なお、上
の実施例ではタップの数を１５としたが、これに限定さ
れるものではない。
ジタルフィルタを構成したことにより、ＲＡＭのアクセ
ス回数及び乗算回数を同じタップ数の従来のデジタルフ
ィルタに比べて２分の１にすることができる。なお、上
の実施例ではタップの数を１５としたが、これに限定さ
れるものではない。
発明の効果
以上の説明から明らかなように、本発明は２つのＲＡＭ
１用い、対称の位置のタップのデータを同時に読みだす
ことにより、一つのサンプル出力あたりのＲＡＭの読み
出し回数はタップ数の２分の１でよいという優れた効果
が得られる。この効果により、同じアクセスタイムのＲ
ＡＭ及び乗算器を用いても従来の方法に比べ２倍のタッ
プ数のデジタルフィルタが実現できるという効果が得ら
れる。
１用い、対称の位置のタップのデータを同時に読みだす
ことにより、一つのサンプル出力あたりのＲＡＭの読み
出し回数はタップ数の２分の１でよいという優れた効果
が得られる。この効果により、同じアクセスタイムのＲ
ＡＭ及び乗算器を用いても従来の方法に比べ２倍のタッ
プ数のデジタルフィルタが実現できるという効果が得ら
れる。
第１図は従来のデジタルフィルタのブロック図、第２図
は従来のデジタルフィルタをデータ遅延にシフトレジス
タを用いて表わした場合のブロック図−第３図は本発明
の一実施例に係るデジタルフィルタのブロック図、第４
図は第３図のデジタルフィルタのデータ遅延にシフトレ
ジスタを用いて表わした場合のブロック図、第５図は他
の実施例のアドレス発生回路のブロック図、第６図及び
第８図は第６図のメモリアドレス発生回路を持つデジタ
ルフィルタをデータ遅延にシフトレジスタを用いて表わ
した場合のブロック図、第７図はデジタルフィルタの出
力サンプリング周波数の２分の１でサンプリングされた
久方データ、第９図は第５図におけるカウンタ１、カウ
ンタ２、カウンタ３の値とＲＡＭ１、ＲＡＭ２の出力の
関係を示した説明図である。 １・・・・・・デジタルフィルタの入力信号、２・・・
・・アドレス発生回路、１５及び１６・山・・ＲＡＭ、
１８・・・・・・ＲＡＭ２の書き込み信号、４・川・・
ＲＯＭ、１７・・・・・・加算器、５・・・・・・乗算
器、６・山・・累積加算器、７，８．９・・・・・・１
サンプル時間の遅延を行なうシフトレジスタ、１９．２
０・・・山加算器、２１゜２２・・・・・・係数の乗算
器、１４・・・・・・加算器、２３゜２４．２５・・・
・・・カウンタ、２６．２７・川・・加算器。 代理人の氏名 弁理士 中 尾 敏 男 はが１名箔２
図 第 ３ 図 第 ５ 図 第６図
は従来のデジタルフィルタをデータ遅延にシフトレジス
タを用いて表わした場合のブロック図−第３図は本発明
の一実施例に係るデジタルフィルタのブロック図、第４
図は第３図のデジタルフィルタのデータ遅延にシフトレ
ジスタを用いて表わした場合のブロック図、第５図は他
の実施例のアドレス発生回路のブロック図、第６図及び
第８図は第６図のメモリアドレス発生回路を持つデジタ
ルフィルタをデータ遅延にシフトレジスタを用いて表わ
した場合のブロック図、第７図はデジタルフィルタの出
力サンプリング周波数の２分の１でサンプリングされた
久方データ、第９図は第５図におけるカウンタ１、カウ
ンタ２、カウンタ３の値とＲＡＭ１、ＲＡＭ２の出力の
関係を示した説明図である。 １・・・・・・デジタルフィルタの入力信号、２・・・
・・アドレス発生回路、１５及び１６・山・・ＲＡＭ、
１８・・・・・・ＲＡＭ２の書き込み信号、４・川・・
ＲＯＭ、１７・・・・・・加算器、５・・・・・・乗算
器、６・山・・累積加算器、７，８．９・・・・・・１
サンプル時間の遅延を行なうシフトレジスタ、１９．２
０・・・山加算器、２１゜２２・・・・・・係数の乗算
器、１４・・・・・・加算器、２３゜２４．２５・・・
・・・カウンタ、２６．２７・川・・加算器。 代理人の氏名 弁理士 中 尾 敏 男 はが１名箔２
図 第 ３ 図 第 ５ 図 第６図
Claims (2)
- （１）入力信号を記憶する第１及び第２のＲＡＭと、デ
ジタルフィルタの係数値を記憶しているＲＯＭと、上記
ＲＡＭ及びＲＯＭのアドレスを発生するアドレス発生回
路と、上記第１のＲＡＭと第２のＲＡＭのデータを加算
する加算器と、上記加算器の出力と上記ＲＯＭのデータ
をかける乗算器と、上記乗算器の乗算結果を累積加算す
る累積加算器とを備え、２つのＲＡＭのデータを同時に
読みだすことを特徴とするデジタルフィルタ。 - （２）デジタルフィルタの係数値を記憶するＲＯＭのア
ドレスを発生する第１のカウンタと、入力信号を記憶す
る第１のＲＡＭのアドレスと上記ＲＯＭのアドレスの差
を与える第２のカウンタと、入力信号を記憶する第２の
ＲＡＭのアドレスと上記ＲＯＭのアドレスの差を与える
第３のカウンタによりアドレス発生回路が構成され、上
記第１のカウンタの出力を上記ＲＯＭのアドレスとし、
上記第１のカウンタの出力と上記第２のカウンタの出力
を加算したものを上記第１のＲＡＭのアドレスとし、上
記第１のカウンタの出力と上記第３のカウンタの出力を
加算したものを上記第２のＲＡＭのアドレスとし、入力
信号のサンプリング周波数と出力信号のサンプリング周
波数の関係を１対２とした特許請求の範囲第１項記載の
デジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181715A JPS6160005A (ja) | 1984-08-31 | 1984-08-31 | デジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181715A JPS6160005A (ja) | 1984-08-31 | 1984-08-31 | デジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160005A true JPS6160005A (ja) | 1986-03-27 |
Family
ID=16105592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181715A Pending JPS6160005A (ja) | 1984-08-31 | 1984-08-31 | デジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160005A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910024A (ja) * | 1982-07-09 | 1984-01-19 | Hitachi Ltd | デジタル・フイルタ |
-
1984
- 1984-08-31 JP JP59181715A patent/JPS6160005A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910024A (ja) * | 1982-07-09 | 1984-01-19 | Hitachi Ltd | デジタル・フイルタ |
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