JPS6384345A - デ−タ受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ受信回路に関し、特に外部装置からのデ
ータをホスト回路へ転送するためのデータ受信回路に関
するものである。

従来の技術 従来、この種のデータ受信回路はその一例を第３図に示
すように、２個のメモリ回路と、これらを制御する制御
回路とからなり、その動作タイミングは第４図に示すよ
うになっていた。

まず、ホスト回路１がフレームパルス信号４０２を出力
すると、これに同期を合わせて、外部装置５はデータ信
号４０１を第１のメモリ回路２−１へ送信する。第１の
メモリ回路２−１はデータの最後を受信すると、受信終
了信号４０３を第２のメモリ回路２−２および制御回路
３へ送信する。

第２のメモリ回路２−２と制御回路３とが受信終了信号
４０３を受信すると、第１のメモリ回路２−１と第２の
メモリ回路２−２の間でデータ転送４０４を行なう。デ
ータ転送４０４が終了すると、制御回路３よりデータ転
送終了信号４０５がポスト回路１へ出力される。

ホスト回路ｌはデータ転送終了信号４０５を検出し、直
ちにアドレス信号４０５′を用いて第２のメモリ回路２
−２よシ外部装置５がら送信されたデータ信号４０６を
取シ込む。

このようにして、第４図に示すように外部装置５から第
１のメモリ回路２−１へのデータ信号４０１の長い転送
時間と第２のメモリ回路２−２からホスト回路１への一
般に高速なデータ信号４０６の転送時間との差を吸収す
る仁とができるようになっていた。しかしながら、２個
のメモリ回路２−１および２−２が必要であシ、高価に
なるという欠点があった。

発明が解決しようとする問題点 本発明の目的は、上記の欠点、すなわち第１および第２
の２個のメモリ回路が必要であり、価格も高くなるとい
う問題点を解決したデータ受信回路を提供することにあ
る。

問題点を解決するための手段 本発明は上述の問題点を解決するために、アドレスの違
いによ＃）２分割できるメモリ回路と、このメモリ回路
を制御する制御回路と、アドレス切替信号を発生するフ
リップフロップ回路とからなる構成を採用するものであ
る。

作用 本発明は上述のように構成したので、ホスト回路からの
タイミング信号によって外部装置からのデータを、制御
回路によってフリ、プフロップ回路からのアドレス切替
信号を用いて、メモリ回路の２分割されたバッファに交
互に入力し、交互にホスト回路に取シ込むようになる。

、 実施例 次に本発明の実施例について図面全参照して説明する。

本発明の一実施例全ブロック図で示す第１図を参照する
と、本発明のデータ受信装置は、アドレスの違いにより
受信バッファａと受信バッファｂとに２分割できるメモ
リ回路２と、このメモリ回路２を制御する制御回路３と
、アドレス切替信号を発生するフリップフロップ回路４
とからなり、ホスト回路ｌからのタイミング信号によっ
て外部装置５からホスト回路１ヘデータを転送するもの
である。また、第２図は本実施例の動作タイミングを示
すものである。

次に、本実施例の動作について第１図および第２図を用
いて説明する。

いま、アドレス切替信号２０４がロウレベルの時、ポス
ト回路１からアクセスするメモリをメモリ回路２のバッ
ファａ１またハイレベルの時、同じくアクセスするメモ
リをメモリ回路２のバック、アｂとし、最初アドレス切
替信号２０４はロウレベルの場合とする。

マス、ホスト回路１がフレームパルス信号２０２を外部
装置５に出力すると、外部装置５はこのパルス信号２０
２に同期してデータ信号２０１をメモリ回路２のバッフ
ァａへ送出する。メモリ回路２はデータＲ１の最後を受
信すると、制御回路３にこのことを知らせる。制御回路
３はバッファ切替信号２０３をフリップフロップ回路４
へ出力し、フリップフロップ回路４はこのバッファ切替
信号２０３を入力してアドレス切替信号２０４をハイレ
ベルとしてメモリ回路２へ送り、メモリ回路２のアドレ
スをバッファｂに切シ替える。同時にホスト回路ｌはバ
ッファ切替信号２０３ｉ受信して、外部装置５からデー
タが送付されたことを知シ、アドレス２０３′を出して
バッファｂよシ１つ前のデータＲＯをデータ信号２０５
として取υ込む。

次にデータ信号２０１のデータＲ２がメモリ回％２のバ
ッファｂに送信され、次のバッファ切替信号２０３によ
りホスト回路ｌはバッファａの１つ前のデータＲ１をデ
ータ信号２０５として取シ込む。そしてこれを繰返す。

このようにメモリ回路２のバッファを２分割して使用で
きるため、従来の２個必要なメモリ回路を１個のメモリ
回路によって構成できるという利点がある。

発明の効果 以上に説明したように、本発明によれば、アドレスの違
いにより２分割できるメモリ回路と、その制御回路と、
アドレス切替信号を発生するフリップフロップ回路とを
具備することにより、メモリ回路の２分割されたバッフ
ァを交互に切り替えて使用でき、１個のメモリ回路だけ
の安価なデータ受信回路を構成できるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作タイミング図、第３図は従来の一例のブロック
図、第４図は第３図の動作タイミング図である。 １・・・・・・ホスト回路、２・・・・・・メモリ回路
、３・・・・・・制御回路、４・・・・・・フリップフ
ロップ回路、５・・・・・・外部装置、２０１，２０５
・・・・・・テータ信号、２０２・・・・・・フレーム
パルス信号、２０３・・・・・・バッファ切替信号、２
０４・・・・・・アドレス切替信号。

Claims (1)

【特許請求の範囲】
1. メモリ回路と、このメモリ回路を制御する制御回路とか
   らなり、ホスト回路からのタイミング信号に同期して外
   部装置からホスト回路にデータを転送するための受信回
   路において、前記メモリ回路をアドレスの違いにより２
   つのバッファに２分割可能なものとし、かつこの２つの
   バッファを交互に切り替えるためのフリップフロップ回
   路を設けたことを特徴とする受信回路。