JPS638491B2 - - Google Patents
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- Publication number
- JPS638491B2 JPS638491B2 JP58009016A JP901683A JPS638491B2 JP S638491 B2 JPS638491 B2 JP S638491B2 JP 58009016 A JP58009016 A JP 58009016A JP 901683 A JP901683 A JP 901683A JP S638491 B2 JPS638491 B2 JP S638491B2
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- JP
- Japan
- Prior art keywords
- address
- offset
- register
- instruction
- storage device
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１命令語で多重アドレス修飾指定がで
きる可変長記憶装置参照命令のアドレス修飾処理
を行うアドレス修飾装置に関する。
きる可変長記憶装置参照命令のアドレス修飾処理
を行うアドレス修飾装置に関する。
従来例の構成とその問題点
近年、電子計算器の利用においては高級言語が
採用されてプログラミングがしやすくなり、ソフ
トウエア作成の効率が上がり、プログラムの変更
や保守がしやすくなつている。しかし最近の高級
言語のなかには複数データを結合した構造体型と
ポインタ型あるいはこれに類したものを有してい
る言語がある。プログラム作成時に、構造体型を
参照するポインタ型を多用すると、間接アドレス
修飾のために複数の命令語が必要となり、オブジ
エクト量が必要以上に大きくなり、これに伴つて
実行時間も増えるという欠点を有していた。
採用されてプログラミングがしやすくなり、ソフ
トウエア作成の効率が上がり、プログラムの変更
や保守がしやすくなつている。しかし最近の高級
言語のなかには複数データを結合した構造体型と
ポインタ型あるいはこれに類したものを有してい
る言語がある。プログラム作成時に、構造体型を
参照するポインタ型を多用すると、間接アドレス
修飾のために複数の命令語が必要となり、オブジ
エクト量が必要以上に大きくなり、これに伴つて
実行時間も増えるという欠点を有していた。
以下に従来のアドレス修飾装置の動作を下記表
に示すＣ言語のプログラムの第18行目のアドレス
修飾処理動作を例として説明する。
に示すＣ言語のプログラムの第18行目のアドレス
修飾処理動作を例として説明する。
〈表〉
１ main（ ）｛
２ struct example1 ＊ex1；
３ struct example1 ｛
４ int ａ；
５ char ＊ｂ；
６ struct example2 ＊ex2；
７ ｝；
８ struct example2 ｛
９ int ｃ；
10 struct example3 ＊ex3；
11 ｝；
12 struct example3 ｛
13 char ＊ｄ；
14 int ｅ；
15 int ｆ；
16 ｝；
17
18 ex1−＞ex2−＞ex3−＞ｆ＝７；
19 ｝
第１図は従来の記憶装置参照命令の１フオーマ
ツト例を示しOPがオペレーシヨン部、Ｍ〜Ｄ部
がオペランド部である。また、第２図は従来のア
ドレス修飾装置の構成図である。１は記憶装置４
より読み出された命令を格納するインストラクシ
ヨンレジスタ、２はインストラクシヨンレジスタ
１のＭ部の内容に基づきアドレス修飾の種類を判
定しＤ部のデータから処理すべきデータの格納さ
れている記憶装置４上のアドレスを生成するアド
レス回路である。また、３はメモリアドレスレジ
スタ、５はメモリデータレジスタ、６は処理装
置、７は汎用レジスタである。
ツト例を示しOPがオペレーシヨン部、Ｍ〜Ｄ部
がオペランド部である。また、第２図は従来のア
ドレス修飾装置の構成図である。１は記憶装置４
より読み出された命令を格納するインストラクシ
ヨンレジスタ、２はインストラクシヨンレジスタ
１のＭ部の内容に基づきアドレス修飾の種類を判
定しＤ部のデータから処理すべきデータの格納さ
れている記憶装置４上のアドレスを生成するアド
レス回路である。また、３はメモリアドレスレジ
スタ、５はメモリデータレジスタ、６は処理装
置、７は汎用レジスタである。
以上のように構成された従来のアドレス修飾装
置において、上記表に示すプログラムの第18行目
のアドレス修飾処理は以下のような命令で行なわ
れる。
置において、上記表に示すプログラムの第18行目
のアドレス修飾処理は以下のような命令で行なわ
れる。
LOAD Ｒ，ADDR1
ADD Ｒ， ２
LOAD Ｒ，（Ｒ）
ADD Ｒ， １
LOAD Ｒ，（Ｒ）
ADD Ｒ， ２
なお、上記表のプログラムの第２行目から第16
行目の定義部は第３図のように記憶装置４上に領
域が確保されているものとする。
行目の定義部は第３図のように記憶装置４上に領
域が確保されているものとする。
の命令がインストラクシヨンレジスタ１に取
り出され、アドレス回路２において、インストラ
クシヨンレジスタ１のＭ部の内容に基づきアドレ
ス修飾の種類を直接アドレス修飾と判定し、Ｄ部
の内容ADDR1をメモリアドレスレジスタ３に格
納する。メモリアドレスレジスタ３の指す記憶装
置４上のADDR1番地の内容ADDR2がメモリデ
ータレジスタ５に格納され、処理装置６を経由し
て汎用レジスタ７に格納される。次に、の命令
がインストラクシヨンレジスタ１に取り出されア
ドレス回路２において、インストラクシヨンレジ
スタ１のＭ部の内容に基づきアドレス修飾処理を
行なう必要なしと判定し、処理装置６によつてイ
ンストラクシヨンレジスタ１のＤ部の内容と汎用
レジスタ７の内容ADDR2を加算してADDR3を
得、汎用レジスタ７に格納する。次に、の命令
がインストラクシヨンレジスタ１に取り出されア
ドレス回路２において、インストラクシヨンレジ
スタ１のＭ部の内容に基づきアドレス修飾の種類
を間接アドレス修飾と判定し、Ｄ部の内容
ADDR3をメモリアドレスレジスタ３に格納す
る。メモリアドレスレジスタ３の指す記憶装置４
上のADDR3番地の内容ADDR4がメモリデータ
レジスタ５に格納され、処理装置６を経由して汎
用レジスタ７に格納される。以下，，の機
械語命令についても前記と同様に処理が行なわれ
の命令実行後に記憶装置４上の最終参照アドレ
スADDR7が得られ、汎用レジスタ７に格納され
る。
り出され、アドレス回路２において、インストラ
クシヨンレジスタ１のＭ部の内容に基づきアドレ
ス修飾の種類を直接アドレス修飾と判定し、Ｄ部
の内容ADDR1をメモリアドレスレジスタ３に格
納する。メモリアドレスレジスタ３の指す記憶装
置４上のADDR1番地の内容ADDR2がメモリデ
ータレジスタ５に格納され、処理装置６を経由し
て汎用レジスタ７に格納される。次に、の命令
がインストラクシヨンレジスタ１に取り出されア
ドレス回路２において、インストラクシヨンレジ
スタ１のＭ部の内容に基づきアドレス修飾処理を
行なう必要なしと判定し、処理装置６によつてイ
ンストラクシヨンレジスタ１のＤ部の内容と汎用
レジスタ７の内容ADDR2を加算してADDR3を
得、汎用レジスタ７に格納する。次に、の命令
がインストラクシヨンレジスタ１に取り出されア
ドレス回路２において、インストラクシヨンレジ
スタ１のＭ部の内容に基づきアドレス修飾の種類
を間接アドレス修飾と判定し、Ｄ部の内容
ADDR3をメモリアドレスレジスタ３に格納す
る。メモリアドレスレジスタ３の指す記憶装置４
上のADDR3番地の内容ADDR4がメモリデータ
レジスタ５に格納され、処理装置６を経由して汎
用レジスタ７に格納される。以下，，の機
械語命令についても前記と同様に処理が行なわれ
の命令実行後に記憶装置４上の最終参照アドレ
スADDR7が得られ、汎用レジスタ７に格納され
る。
しかしながら上記の従来の例の場合、最終参照
アドレスADDR7を得るには、汎用レジスタ７を
１個専有してLOAD，ADD命令を繰返し実行し
なければならないので、オブジエクト量が必要以
上に大きくなりこれに伴つて実行時間も増えると
いう問題点を有していた。
アドレスADDR7を得るには、汎用レジスタ７を
１個専有してLOAD，ADD命令を繰返し実行し
なければならないので、オブジエクト量が必要以
上に大きくなりこれに伴つて実行時間も増えると
いう問題点を有していた。
発明の目的
本発明はソフトウエアにかかる負担を軽減し、
以つて実行時間、メモリ効率の向上を図ることが
できるアドレス修飾装置を提供することを目的と
する。
以つて実行時間、メモリ効率の向上を図ることが
できるアドレス修飾装置を提供することを目的と
する。
発明の構成
本発明のアドレス修飾装置は、１命令で多重ア
ドレス修飾処理を実行するための複数のオフセツ
ト部を有した可変長記憶装置参照命令を設ける手
段と、前記可変長記憶装置参照命令の多重アドレ
ス修飾の種類と前記オフセツト部の個数を解読す
るアドレス回路と、前記アドレス回路の解読結果
に基づいて、多重アドレス修飾の種類の解読によ
つて求まる最初のメモリアドレスに第１のオフセ
ツトを加算して第２のメモリアドレスを求め、求
められた第２のメモリアドレスに第２のオフセツ
トを加算して第３のメモリアドレスを求め、以上
の処理をオフセツト部の個数回繰返して最終メモ
リアドレスを求める制御回路とを設けたことを特
徴とする。
ドレス修飾処理を実行するための複数のオフセツ
ト部を有した可変長記憶装置参照命令を設ける手
段と、前記可変長記憶装置参照命令の多重アドレ
ス修飾の種類と前記オフセツト部の個数を解読す
るアドレス回路と、前記アドレス回路の解読結果
に基づいて、多重アドレス修飾の種類の解読によ
つて求まる最初のメモリアドレスに第１のオフセ
ツトを加算して第２のメモリアドレスを求め、求
められた第２のメモリアドレスに第２のオフセツ
トを加算して第３のメモリアドレスを求め、以上
の処理をオフセツト部の個数回繰返して最終メモ
リアドレスを求める制御回路とを設けたことを特
徴とする。
実施例の説明
以下、本発明の一実施例を図面に基づいて説明
する。第４図は本発明に於いて用いられる１命令
で多重アドレス修飾処理を実行する可変長記憶装
置参照命令の１フオーマツト例を示し、OPがオ
ペレーシヨン部、Ｍ〜Ｄがオペランド部、OFF1
〜OFFoがオフセツト部である。また第５図は本
発明の実施例におけるアドレス修飾装置の構成図
を示すものである。第５図において、８は記憶装
置１４より読み出された命令を格納するインスト
ラクシヨンレジスタ、９はインストラクシヨンレ
ジスタ８のＭ部の内容に基づきアドレス修飾の種
類を判定しＤ部の内容から処理すべきデータの格
納されている記憶装置１４上のアドレスを生成
し、かつ可変長記憶装置参照命令が読み出された
時にオフセツト部の個数を生成するアドレス回
路、１０はインストラクシヨンレジスタ８のオフ
セツト部の値が順次格納されるオフセツトレジス
タ、１１は可変長記憶装置参照命令が読み出され
た時にアドレス回路９で生成されるオフセツト部
の個数が格納されオフセツト部の値が読み出され
るごとに１づつ減算されるオフセツトカウンタ、
１２はアドレス回路９で生成される記憶装置１４
上のアドレスが格納されるメモリアドレスレジス
タ、１３はメモリアドレスレジスタ１２の内容と
オフセツトレジスタ１０の内容とを加算して次に
処理すべきデータの格納されている記憶装置１４
上のアドレスを生成するアドレス加算器である。
また、１５はメモリデータレジスタ、１６は処理
装置、１７は汎用レジスタである。
する。第４図は本発明に於いて用いられる１命令
で多重アドレス修飾処理を実行する可変長記憶装
置参照命令の１フオーマツト例を示し、OPがオ
ペレーシヨン部、Ｍ〜Ｄがオペランド部、OFF1
〜OFFoがオフセツト部である。また第５図は本
発明の実施例におけるアドレス修飾装置の構成図
を示すものである。第５図において、８は記憶装
置１４より読み出された命令を格納するインスト
ラクシヨンレジスタ、９はインストラクシヨンレ
ジスタ８のＭ部の内容に基づきアドレス修飾の種
類を判定しＤ部の内容から処理すべきデータの格
納されている記憶装置１４上のアドレスを生成
し、かつ可変長記憶装置参照命令が読み出された
時にオフセツト部の個数を生成するアドレス回
路、１０はインストラクシヨンレジスタ８のオフ
セツト部の値が順次格納されるオフセツトレジス
タ、１１は可変長記憶装置参照命令が読み出され
た時にアドレス回路９で生成されるオフセツト部
の個数が格納されオフセツト部の値が読み出され
るごとに１づつ減算されるオフセツトカウンタ、
１２はアドレス回路９で生成される記憶装置１４
上のアドレスが格納されるメモリアドレスレジス
タ、１３はメモリアドレスレジスタ１２の内容と
オフセツトレジスタ１０の内容とを加算して次に
処理すべきデータの格納されている記憶装置１４
上のアドレスを生成するアドレス加算器である。
また、１５はメモリデータレジスタ、１６は処理
装置、１７は汎用レジスタである。
以上のように構成された本実施例のアドレス修
飾装置について、以下その動作を前記表に示した
Ｃ言語のプログラムの第18行目のアドレス修飾処
理動作を例として説明する。
飾装置について、以下その動作を前記表に示した
Ｃ言語のプログラムの第18行目のアドレス修飾処
理動作を例として説明する。
本実施例において、表のプログラムの第18行目
のアドレス修飾処理は以下のような１可変長記憶
装置参照命令で実行される。
のアドレス修飾処理は以下のような１可変長記憶
装置参照命令で実行される。
LOAD Ｒ， ADDR1， 212
なお、プログラムの第２行目から第16行目の定
義部は第３図のように記憶装置１４上に領域が確
保されているものとする。
義部は第３図のように記憶装置１４上に領域が確
保されているものとする。
の可変長記憶参照命令がインストラクシヨン
レジスタ８に読み出され、アドレス回路９におい
て、インストラクシヨンレジスタ８のＭ部の内容
に基づきアドレス修飾の種類を多重間接アドレス
修飾と判定し、Ｄ部の内容ADDR1をメモリアド
レスレジスタ１２に格納するとともに、オフセツ
ト部の個数“３をオフセツトカウンタ１１に格納
する。次にメモリアドレスレジスタ１２の内容
ADDR1を実効アドレスとしADDR1の指す記憶
装置１４上の内容ADDR2をメモリデータレジス
タ１５に格納する。同時に、オフセツトカウンタ
１１の値“３”を“１”だけ減算するとともに、
インストラクシヨンレジスタ８のオフセツト部の
最初の値“２”をオフセツトレジスタ１０に格納
する。次に、メモリデータレジスタ１５とオフセ
ツトレジスタ１０の内容とをアドレス加算器１３
で加算して、ADDR2＋２＝ADDR3を得、メモ
リアドレスレジスタ１２に格納し、メモリアドレ
スレジスタ１２の内容ADDR3を実効アドレスと
しADDR3の指す記憶装置１４上の内容ADDR4
をメモリデータレジスタ１５に格納する。同時
に、オフセツトカウンタ１１の値“２”を“１”
だけ減算するとともにインストラクシヨンレジス
タ８のオフセツト部の値“１”をオフセツトレジ
スタ１０に格納する。次に、再びメモリデータレ
ジスタ１５とオフセツトレジスタ１０の内容とを
アドレス加算器１３で加算してADDR4＋１＝
ADDR5を得、メモリアドレスレジスタ１２に格
納し、メモリアドレスレジスタ１２の内容
ADDR5を実効アドレスとし、ADDR5の指す記
憶装置１４上の内容ADDR6をメモリデータレジ
スタ１５に格納する。同時に、オフセツトカウン
タ１１の値“１”を“１”だけ減算するとともに
インストラクシヨンレジスタ８のオフセツト部の
次の値“２”をオフセツトレジスタ１０に格納す
る。再び、メモリデータレジスタ１５とオフセツ
トレジスタ１０の内容とをアドレス加算器１３で
加算して得られるADDR6＋２＝ADDR7を得、
メモリアドレスレジスタ１２に格納する。この時
点でオフセツトカウンタ１１の値は“０”となつ
ており、オフセツトカウンタ１１の値が“０”と
なつた時点のメモリアドレスレジスタ１２の内容
ADDR7を最終実行アドレスとする。
レジスタ８に読み出され、アドレス回路９におい
て、インストラクシヨンレジスタ８のＭ部の内容
に基づきアドレス修飾の種類を多重間接アドレス
修飾と判定し、Ｄ部の内容ADDR1をメモリアド
レスレジスタ１２に格納するとともに、オフセツ
ト部の個数“３をオフセツトカウンタ１１に格納
する。次にメモリアドレスレジスタ１２の内容
ADDR1を実効アドレスとしADDR1の指す記憶
装置１４上の内容ADDR2をメモリデータレジス
タ１５に格納する。同時に、オフセツトカウンタ
１１の値“３”を“１”だけ減算するとともに、
インストラクシヨンレジスタ８のオフセツト部の
最初の値“２”をオフセツトレジスタ１０に格納
する。次に、メモリデータレジスタ１５とオフセ
ツトレジスタ１０の内容とをアドレス加算器１３
で加算して、ADDR2＋２＝ADDR3を得、メモ
リアドレスレジスタ１２に格納し、メモリアドレ
スレジスタ１２の内容ADDR3を実効アドレスと
しADDR3の指す記憶装置１４上の内容ADDR4
をメモリデータレジスタ１５に格納する。同時
に、オフセツトカウンタ１１の値“２”を“１”
だけ減算するとともにインストラクシヨンレジス
タ８のオフセツト部の値“１”をオフセツトレジ
スタ１０に格納する。次に、再びメモリデータレ
ジスタ１５とオフセツトレジスタ１０の内容とを
アドレス加算器１３で加算してADDR4＋１＝
ADDR5を得、メモリアドレスレジスタ１２に格
納し、メモリアドレスレジスタ１２の内容
ADDR5を実効アドレスとし、ADDR5の指す記
憶装置１４上の内容ADDR6をメモリデータレジ
スタ１５に格納する。同時に、オフセツトカウン
タ１１の値“１”を“１”だけ減算するとともに
インストラクシヨンレジスタ８のオフセツト部の
次の値“２”をオフセツトレジスタ１０に格納す
る。再び、メモリデータレジスタ１５とオフセツ
トレジスタ１０の内容とをアドレス加算器１３で
加算して得られるADDR6＋２＝ADDR7を得、
メモリアドレスレジスタ１２に格納する。この時
点でオフセツトカウンタ１１の値は“０”となつ
ており、オフセツトカウンタ１１の値が“０”と
なつた時点のメモリアドレスレジスタ１２の内容
ADDR7を最終実行アドレスとする。
以上のように本実施例によれば、１命令で多重
アドレス修飾処理を実行する可変長記憶参照命令
を設け、前記可変長記憶参照命令の多重アドレス
修飾の解読と実行を行なうアドレス修飾装置をハ
ードウエアとして設けることにより、ソフトウエ
アにかかる負担を軽減し、以つて実行時間、メモ
リ効率の向上を図ることができる。
アドレス修飾処理を実行する可変長記憶参照命令
を設け、前記可変長記憶参照命令の多重アドレス
修飾の解読と実行を行なうアドレス修飾装置をハ
ードウエアとして設けることにより、ソフトウエ
アにかかる負担を軽減し、以つて実行時間、メモ
リ効率の向上を図ることができる。
なお、本発明の実施例においてアドレス修飾方
式として間接アドレス修飾をもちいたが、アドレ
ス修飾方式としては、直接アドレス修飾、相対ア
ドレス修飾、相対間接アドレス修飾など公知のア
ドレス修飾方式でもよい。
式として間接アドレス修飾をもちいたが、アドレ
ス修飾方式としては、直接アドレス修飾、相対ア
ドレス修飾、相対間接アドレス修飾など公知のア
ドレス修飾方式でもよい。
発明の効果
以上説明のように本発明のアドレス修飾装置に
よると、可変長記憶装置参照命令を設ける手段
と、前期可変長記憶装置参照命令の多重アドレス
修飾の種類と前記オフセツト部の個数を解読する
アドレス回路と、アドレス回路の解読結果に基づ
く多重アドレス修飾処理を行う制御回路とを設け
たため、構造体、ポインタ型あるいはこれらに類
した型を有している高級言語を実行する際に、高
級言語で記述された多重アドレス修飾のためのス
テートメントを１命令で実行でき、ソフトウエア
にかかる負担を軽減し、以つて実行時間、メモリ
効率の向上を図ることができ、その実用的効果は
大きいものである。
よると、可変長記憶装置参照命令を設ける手段
と、前期可変長記憶装置参照命令の多重アドレス
修飾の種類と前記オフセツト部の個数を解読する
アドレス回路と、アドレス回路の解読結果に基づ
く多重アドレス修飾処理を行う制御回路とを設け
たため、構造体、ポインタ型あるいはこれらに類
した型を有している高級言語を実行する際に、高
級言語で記述された多重アドレス修飾のためのス
テートメントを１命令で実行でき、ソフトウエア
にかかる負担を軽減し、以つて実行時間、メモリ
効率の向上を図ることができ、その実用的効果は
大きいものである。
第１図は従来の記憶装置参照命令のフオーマツ
ト図、第２図は従来のアドレス修飾装置の構成
図、第３図は多重アドレス修飾を必要とするプロ
グラムの定義部の記憶装置上の配置図、第４図は
本発明の実施例に於いて用いられる可変長記憶装
置参照命令のフオーマツト図、第５図は本発明の
一実施例におけるアドレス修飾装置の構成図であ
る。 ８……インストラクシヨンレジスタ、９……ア
ドレス回路、１０……オフセツトレジスタ、１２
……メモリアドレスレジスタ、１３……アドレス
加算器、１４……記憶装置、１５……メモリデー
タレジスタ、１６……処理装置、１７……汎用レ
ジスタ。
ト図、第２図は従来のアドレス修飾装置の構成
図、第３図は多重アドレス修飾を必要とするプロ
グラムの定義部の記憶装置上の配置図、第４図は
本発明の実施例に於いて用いられる可変長記憶装
置参照命令のフオーマツト図、第５図は本発明の
一実施例におけるアドレス修飾装置の構成図であ
る。 ８……インストラクシヨンレジスタ、９……ア
ドレス回路、１０……オフセツトレジスタ、１２
……メモリアドレスレジスタ、１３……アドレス
加算器、１４……記憶装置、１５……メモリデー
タレジスタ、１６……処理装置、１７……汎用レ
ジスタ。
Claims (1)
- 【特許請求の範囲】 １ １命令で多重アドレス修飾処理を実行するた
めの複数のオフセツト部を有した可変長記憶装置
参照命令を設ける手段と、前記可変長記憶装置参
照命令の多重アドレス修飾の種類と前記オフセツ
ト部の個数を解読するアドレス回路と、前記アド
レス回路の解読結果に基づいて、最初のメモリア
ドレスに第１のオフセツトを加算して第２のメモ
リアドレスを求め、求められた第２のメモリアド
レスに第２のオフセツトを加算して、第３のメモ
リアドレスを求め、以上の処理をオフセツト部の
個数回繰返して最終メモリアドレスを求める制御
回路とを設けたアドレス修飾装置。 ２ 制御回路を、可変長記憶装置参照命令のオフ
セツト部の個数を格納しオフセツト部の値が読み
出されるごとに１づつ減算されるオフセツトカウ
ンタと、オフセツト部の値が順次格納されるオフ
セツトレジスタと、前記オフセツトレジスタの内
容とメモリアドレスレジスタの内容を加算するア
ドレス加算器とで構成したことを特徴とする特許
請求の範囲第１項記載のアドレス修飾装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58009016A JPS59135550A (ja) | 1983-01-21 | 1983-01-21 | アドレス修飾装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58009016A JPS59135550A (ja) | 1983-01-21 | 1983-01-21 | アドレス修飾装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135550A JPS59135550A (ja) | 1984-08-03 |
| JPS638491B2 true JPS638491B2 (ja) | 1988-02-23 |
Family
ID=11708852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58009016A Granted JPS59135550A (ja) | 1983-01-21 | 1983-01-21 | アドレス修飾装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288693A (ja) * | 1988-05-17 | 1989-11-20 | Awaji Sangyo Kk | 内面被覆管端継手用コア |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117755A (ja) * | 1984-11-12 | 1986-06-05 | Copal Co Ltd | デイスクドライブ装置における磁気記録媒体のチヤツク機構 |
| JP2902402B2 (ja) * | 1987-09-30 | 1999-06-07 | 三菱電機株式会社 | データ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235743B2 (ja) * | 1982-08-17 | 1990-08-13 | Nippon Soda Co | Hokozokukarubonsanbenjiruesuteruruinoseiho |
-
1983
- 1983-01-21 JP JP58009016A patent/JPS59135550A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288693A (ja) * | 1988-05-17 | 1989-11-20 | Awaji Sangyo Kk | 内面被覆管端継手用コア |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135550A (ja) | 1984-08-03 |
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