JPS6386062A - マルチプロセツサ・システムに於ける主記憶アクセスの優先順位制御方式 - Google Patents
マルチプロセツサ・システムに於ける主記憶アクセスの優先順位制御方式Info
- Publication number
- JPS6386062A JPS6386062A JP23239886A JP23239886A JPS6386062A JP S6386062 A JPS6386062 A JP S6386062A JP 23239886 A JP23239886 A JP 23239886A JP 23239886 A JP23239886 A JP 23239886A JP S6386062 A JPS6386062 A JP S6386062A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- flip
- circuit
- signal
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ロックされた領域をアクセスしてキャンセルされたこと
を記憶するフラグと、多数のフリッパー・ビットによっ
て、マルチプロセッサ・システムにおける主記憶アクセ
スの優先順位を決める優先順位制御方式である。
を記憶するフラグと、多数のフリッパー・ビットによっ
て、マルチプロセッサ・システムにおける主記憶アクセ
スの優先順位を決める優先順位制御方式である。
本発明は特にＣＰＵ台数の多いマルチプロセッサ・シス
テムに於ける上記ｔαアクセスの優先順位制御方式に関
する。
テムに於ける上記ｔαアクセスの優先順位制御方式に関
する。
近年開発される情報処理装置は、システム性能向上のた
めに、ＣＰＵの高速化と並行してＣＰＵ台数を増加させ
る方法がとられている。ＣＰＵ台数の多いマルチプロセ
ッサ・システムに於いて、各ＣＰＵ０主記憶アクセスを
平均的に行なわせることが重要となる。主記憶アクセス
の優先順位に片寄りがあると、次のような問題が生じる
。
めに、ＣＰＵの高速化と並行してＣＰＵ台数を増加させ
る方法がとられている。ＣＰＵ台数の多いマルチプロセ
ッサ・システムに於いて、各ＣＰＵ０主記憶アクセスを
平均的に行なわせることが重要となる。主記憶アクセス
の優先順位に片寄りがあると、次のような問題が生じる
。
（ａ） 主記憶アクセスの中にはロック処理があり、
ロック付アクセスで他ＣＰＵの処理を待つ場合に、シス
テム性能の低下を招く。
ロック付アクセスで他ＣＰＵの処理を待つ場合に、シス
テム性能の低下を招く。
（ｂ） プログラムの実行時間が、その時割当てられ
るＣＰＵによって変化する。
るＣＰＵによって変化する。
そこで、各ＣＰＵ０主記憶アクセスは平均的に実行する
事が要求されるが、そのため優先順位を動的に変更する
必要が生じる。システム内のＣＰＵ台数をｎとした場合
、各ＣＰＵ間の優先順位の組合せ数はｎ！で求められる
。ｎの値が増加すると、組合せ数は下記のように飛躍的
に増加してしまうという問題が発生する。
事が要求されるが、そのため優先順位を動的に変更する
必要が生じる。システム内のＣＰＵ台数をｎとした場合
、各ＣＰＵ間の優先順位の組合せ数はｎ！で求められる
。ｎの値が増加すると、組合せ数は下記のように飛躍的
に増加してしまうという問題が発生する。
ｎ＝１ ２ ４ ８・・・・・・
組合せ数 １ ２ ２４ ４０３３２
単なる平均化は物理的に実現が困難となるため、ｎの値
が大きくなっても実現が可能となるような新たな優先順
位制御方式が必要とされる。
が大きくなっても実現が可能となるような新たな優先順
位制御方式が必要とされる。
第４図は従来の技術における主記憶アクセスの制御回路
を示す図である。同図において、４０はポート、４１は
優先順位制御回路、４２はパイプライン、４３はカウン
タ、４４はバンク・ビジー回路、４５はロック・レジス
タをそれぞれ示している。各ＣＰＵからの主記憶アクセ
ス要求は対応するポート４０に入力される。図示の例で
は、ＣＰＵが４台存在するとしている。優先順位制御回
路４１は、アクセス要求の中から１個を選択するもので
ある。パイプライン４２は、主記憶を起動したアクセス
を各ステージ毎に保持するものである。カウンタ４３は
、ｎ （ｎ＞２）ビットのものであって、主記憶アドレ
スの優先順位を動的に変更するものであり、毎サイクル
更新される。カウンタ４３の上位２ビツトをデコードし
た値によって下記のように優先順位を指定する。
を示す図である。同図において、４０はポート、４１は
優先順位制御回路、４２はパイプライン、４３はカウン
タ、４４はバンク・ビジー回路、４５はロック・レジス
タをそれぞれ示している。各ＣＰＵからの主記憶アクセ
ス要求は対応するポート４０に入力される。図示の例で
は、ＣＰＵが４台存在するとしている。優先順位制御回
路４１は、アクセス要求の中から１個を選択するもので
ある。パイプライン４２は、主記憶を起動したアクセス
を各ステージ毎に保持するものである。カウンタ４３は
、ｎ （ｎ＞２）ビットのものであって、主記憶アドレ
スの優先順位を動的に変更するものであり、毎サイクル
更新される。カウンタ４３の上位２ビツトをデコードし
た値によって下記のように優先順位を指定する。
カウンタ上位 優 先 順 位
２ビット
００ ｃｐｕＯ＞ ｃｐｕｌ ＞ ｃｐｕ２ ＞
ｃｐｕ３０１ ｃｐｕｌ＞ ｃｐｕ２ ＞ ｃｐ
ｕ３ ＞ｃｐｕ。
ｃｐｕ３０１ ｃｐｕｌ＞ ｃｐｕ２ ＞ ｃｐ
ｕ３ ＞ｃｐｕ。
１０ ｃｐｕ２＞ ｃｐｕ３ ＞ ｃｐｕｏ ＞
ｃｐｕｌｌ １ ｃｐｕ３＞ ｃｐｕＯ＞ ｃｐ
ｕｌ ＞ｃｐｕ２バンク・ビジー回路４４は、主記憶の
バンク対応にバンクのビジー時間を保持するフラグであ
り、このフラグがオンであるバンクへのアクセスは、こ
のフラグがオフになるまでの期間抑止される。
ｃｐｕｌｌ １ ｃｐｕ３＞ ｃｐｕＯ＞ ｃｐ
ｕｌ ＞ｃｐｕ２バンク・ビジー回路４４は、主記憶の
バンク対応にバンクのビジー時間を保持するフラグであ
り、このフラグがオンであるバンクへのアクセスは、こ
のフラグがオフになるまでの期間抑止される。
ロック・レジスタ４５はバンク番号を保持するレジスタ
であり、このレジスタ４５が有効である期間、同一バン
クへのアクセスはロックを起動した装置のみが許可され
る。また、このレジスタ４５は、ロック付アクセスの主
記憶アクセス起動時に有効となり、起動した装置のリセ
ット指示又は♂込みアクセスの起動によって無効化され
る。
であり、このレジスタ４５が有効である期間、同一バン
クへのアクセスはロックを起動した装置のみが許可され
る。また、このレジスタ４５は、ロック付アクセスの主
記憶アクセス起動時に有効となり、起動した装置のリセ
ット指示又は♂込みアクセスの起動によって無効化され
る。
第４図に示す従来技術では以下のような問題点が生じて
いた。
いた。
ｆａ） 主記憶アクセスの優先順位はハードウェアの
削減を目的として４つのパターンに限定されている。従
って例えばＣＰＵ０とｃｐｕｉの関係に注目すると、Ｃ
ＰＵ０＞ＣＰＵＩの石室率はＣＰＵＩ＞ｃｐｕｏより高
＜（３：１の割合）、必ずしも平均化されているとはい
えない。
削減を目的として４つのパターンに限定されている。従
って例えばＣＰＵ０とｃｐｕｉの関係に注目すると、Ｃ
ＰＵ０＞ＣＰＵＩの石室率はＣＰＵＩ＞ｃｐｕｏより高
＜（３：１の割合）、必ずしも平均化されているとはい
えない。
（′ｂ）近年ロック処理による性能低下を防ぐため、ロ
ック・レジスタ４５はバンク番号のみではなく全体のア
ドレスを保持し、ロック期間中に他装置の主記憶アクセ
スが同一バンクを指定しても、アートレスが異なれば起
動できると言う方法が採用されるようになっている。と
ころが、全体のアドレスを保持すると、全ポートのアド
レスとの比較が必要となるために、主記憶アクセスの起
動を抑止する事が難しくなる。このため第４図の優先順
位制御回路４１によって選択されたアドレスと比較し、
一致した。場合には主記憶アクセスをキャンセルする方
法がとられる。従来技術では、その時キャンセルされた
アクセスを起動した装置の優先順位が他装置よりも高く
なっていると、第４図のカウンタ４３によって優先順位
が変更されるまで、ロックを解除するアクセス及び他装
置の同一バンクへのアクセスが起動できず、システム性
能の低下を招いてしまう。
ック・レジスタ４５はバンク番号のみではなく全体のア
ドレスを保持し、ロック期間中に他装置の主記憶アクセ
スが同一バンクを指定しても、アートレスが異なれば起
動できると言う方法が採用されるようになっている。と
ころが、全体のアドレスを保持すると、全ポートのアド
レスとの比較が必要となるために、主記憶アクセスの起
動を抑止する事が難しくなる。このため第４図の優先順
位制御回路４１によって選択されたアドレスと比較し、
一致した。場合には主記憶アクセスをキャンセルする方
法がとられる。従来技術では、その時キャンセルされた
アクセスを起動した装置の優先順位が他装置よりも高く
なっていると、第４図のカウンタ４３によって優先順位
が変更されるまで、ロックを解除するアクセス及び他装
置の同一バンクへのアクセスが起動できず、システム性
能の低下を招いてしまう。
本発明は、この点に鑑みて創作されたものであって、比
較的に少ないハードウェアと比較的に簡単な回路で以て
各ＣＰＵ０主記憶アクセスを平均的に行わせ得るように
なった優先順位制御方式を提供することを目的としてい
る。
較的に少ないハードウェアと比較的に簡単な回路で以て
各ＣＰＵ０主記憶アクセスを平均的に行わせ得るように
なった優先順位制御方式を提供することを目的としてい
る。
第１図は主記憶アクセス優先順位制御回路の構成例を示
す図である。同図において、１０はポート、１１は各ポ
ートに保持されているアクセス要求が主記憶に対して起
動できるかをチェックする回路、１２はその結果の信号
、１３はフリッパー・ビットに基づいてオンの信号１２
の中から１本を選択する回路、１４はその結果の信号、
１５は信号１４を使用して一つのポートを選択する選択
回路、１６は主記憶へのアクセスがセットされるポート
、１７はパイプライン、１８はバンク・ビジー回路、１
９はロックを起動したアクセスのアドレスを保持するロ
ック・レジスタ、２０はロック・レジスタ１９と後続す
る主記憶アクセスのアドレスを比較する比較回路、Ｐは
優先順位制御回路、ＬＰＩはローカル・パイプラインを
それぞれ示す。なお、第１図の回路は主記憶制御装置の
中に存在するものである。
す図である。同図において、１０はポート、１１は各ポ
ートに保持されているアクセス要求が主記憶に対して起
動できるかをチェックする回路、１２はその結果の信号
、１３はフリッパー・ビットに基づいてオンの信号１２
の中から１本を選択する回路、１４はその結果の信号、
１５は信号１４を使用して一つのポートを選択する選択
回路、１６は主記憶へのアクセスがセットされるポート
、１７はパイプライン、１８はバンク・ビジー回路、１
９はロックを起動したアクセスのアドレスを保持するロ
ック・レジスタ、２０はロック・レジスタ１９と後続す
る主記憶アクセスのアドレスを比較する比較回路、Ｐは
優先順位制御回路、ＬＰＩはローカル・パイプラインを
それぞれ示す。なお、第１図の回路は主記憶制御装置の
中に存在するものである。
優先順位制御回路Ｐは、符号１１ないし１５の部分から
構成されている。比較回路１９が有効な状態で比較の結
果が一致すると、その主記憶アクセスはキャンセルされ
る。回路１１では、ポートのアクセス要求をバンクの“
ＢｔｌＳＹ”フラグと本発明で付加されたロックによっ
てキャンセルされたことを保持するフラグのＯＲ論理で
抑止している。
構成されている。比較回路１９が有効な状態で比較の結
果が一致すると、その主記憶アクセスはキャンセルされ
る。回路１１では、ポートのアクセス要求をバンクの“
ＢｔｌＳＹ”フラグと本発明で付加されたロックによっ
てキャンセルされたことを保持するフラグのＯＲ論理で
抑止している。
従って、オンの信号１２の中には一度キャンセルされた
アクセスが含まれないため、キャンセルされるアクセス
が何度も主記憶へアクセスを起動することがなくなる。
アクセスが含まれないため、キャンセルされるアクセス
が何度も主記憶へアクセスを起動することがなくなる。
回路１３は、本発明で設けられた複数のフリッパー・ビ
ットによって、１個の主記憶起動可能なアクセスを選択
するものである。
ットによって、１個の主記憶起動可能なアクセスを選択
するものである。
フリッパー・ビットについては後述するが、各ＣＰＵの
主記憶アクセスは平等の優先順位で行われる。また、Ｃ
ＰＵとＣＨＰの関係では、固定的に優先順位がＣＨＰ＞
ＣＰＵであるが、本発明の主旨には関係がないので説明
を省く。
主記憶アクセスは平等の優先順位で行われる。また、Ｃ
ＰＵとＣＨＰの関係では、固定的に優先順位がＣＨＰ＞
ＣＰＵであるが、本発明の主旨には関係がないので説明
を省く。
第２図は優先順位による選択論理を示す図である。第２
図において、Ｆ＋ｏ、Ｆ＋□、Ｆ２゜はフリッパー・ビ
ットを示す。フリッパー・ビットはその値によって以下
のことを意味する。
図において、Ｆ＋ｏ、Ｆ＋□、Ｆ２゜はフリッパー・ビ
ットを示す。フリッパー・ビットはその値によって以下
のことを意味する。
第２図（ａｌにおいて、起動チェック１１から出力され
る信号１２のうちｃｐｕｏないしＣＰＵ３に対応する信
号が全てオンであり、Ｆ＋ｏ、Ｆ＋□、Ｆ２゜が全て０
であると仮定する。フリッパ−・ビソトＦＩ６が０であ
るので、ＣＰＵ０に対応する信号１２とＣＰＵ１に対応
する信号１２の中からＣＰＵ０に対応する信号１２が選
択され、また、フリッパー・ビットＦ１□がＯであるの
で、ＣＰＵ２に対応する信号１２とＣＰＵ３に対応する
信号１２の中からＣＰＵ２に対応する信号１２が選択さ
れる。そして、フリッパー・ビットＦ２゜がＯであるの
で、ＣＰＵ０に対応する信号１２とＣＰＵ２に対応すの
信号１２の中からＣＰＵ０に対応する信号１２が選択さ
れる。このとき、ＣＨＰに対応する信号１２がオフであ
れば、ＳＥＬによってＣＰＵ０に対応する信号１２が選
択され、ＣＨＰに対応する信号１２がオンであれば、Ｓ
ＥＬによってＣＨＰに対応する信号１２が選択される。
る信号１２のうちｃｐｕｏないしＣＰＵ３に対応する信
号が全てオンであり、Ｆ＋ｏ、Ｆ＋□、Ｆ２゜が全て０
であると仮定する。フリッパ−・ビソトＦＩ６が０であ
るので、ＣＰＵ０に対応する信号１２とＣＰＵ１に対応
する信号１２の中からＣＰＵ０に対応する信号１２が選
択され、また、フリッパー・ビットＦ１□がＯであるの
で、ＣＰＵ２に対応する信号１２とＣＰＵ３に対応する
信号１２の中からＣＰＵ２に対応する信号１２が選択さ
れる。そして、フリッパー・ビットＦ２゜がＯであるの
で、ＣＰＵ０に対応する信号１２とＣＰＵ２に対応すの
信号１２の中からＣＰＵ０に対応する信号１２が選択さ
れる。このとき、ＣＨＰに対応する信号１２がオフであ
れば、ＳＥＬによってＣＰＵ０に対応する信号１２が選
択され、ＣＨＰに対応する信号１２がオンであれば、Ｓ
ＥＬによってＣＨＰに対応する信号１２が選択される。
第２図（ｂｌは優先順位による選択論理を論理式で示し
たものである。
たものである。
第３図は抑止信号とフリッパ−・ピントの回路の例を示
す図である。同図において、２１はＡＮＤ［路、２２は
フリップ・フロップ、２３ないし２５もフリップ・フロ
ップ、２６と２７はＯＲ回路をそれぞれ示している。
す図である。同図において、２１はＡＮＤ［路、２２は
フリップ・フロップ、２３ないし２５もフリップ・フロ
ップ、２６と２７はＯＲ回路をそれぞれ示している。
第３図（ａｌは抑止信号を生成する回路の例を示す図で
ある。ＡＮＤ回路２１は、各装置対応に存在し、フリッ
プ・フロップ２２も各装置対応に存在する。例えば、Ｃ
ＰＵ０からの主記憶アクセスがロック中のアドレスと一
致してキャンセルされた場合、抑止信号ＩＮＨ−ＣＰＵ
Ｏがオンになる。リセット・ロック信号Ｒ５Ｔ−ＬＯＣ
Ｋがオンになると、全てのフリップ・フロップ２２はリ
セットされる。
ある。ＡＮＤ回路２１は、各装置対応に存在し、フリッ
プ・フロップ２２も各装置対応に存在する。例えば、Ｃ
ＰＵ０からの主記憶アクセスがロック中のアドレスと一
致してキャンセルされた場合、抑止信号ＩＮＨ−ＣＰＵ
Ｏがオンになる。リセット・ロック信号Ｒ５Ｔ−ＬＯＣ
Ｋがオンになると、全てのフリップ・フロップ２２はリ
セットされる。
例えば抑止信号ＩＮＨ−ＣＰＵＯがオンになると、この
信号がオンの間はＣＰＵ０の主記憶アクセスは抑止され
るためキャンセルされたアクセスが何度も起動されるこ
とはなくなる。これら抑止信号はロック中のアドレスを
保持するロック・レジスタ１９が無効化されると同時に
オフにされる。なお、優先順位Ｐによって選択された主
記憶アドレスが先にロック・レジスタ１９にアドレスを
セットしたアクセス要求元装置からのものである場合に
は、その主記憶アクセスのアドレスは比較回路２０に送
られない。
信号がオンの間はＣＰＵ０の主記憶アクセスは抑止され
るためキャンセルされたアクセスが何度も起動されるこ
とはなくなる。これら抑止信号はロック中のアドレスを
保持するロック・レジスタ１９が無効化されると同時に
オフにされる。なお、優先順位Ｐによって選択された主
記憶アドレスが先にロック・レジスタ１９にアドレスを
セットしたアクセス要求元装置からのものである場合に
は、その主記憶アクセスのアドレスは比較回路２０に送
られない。
第３図（ｂｌはフリッパー・ビットを生成する回路の例
を示す図である。同図において、５ＥＬ−ＣＰＵＯ−Ｐ
ＯＲＴ、・・・、５ＥＬ−ＣＰＵ３−ＰＯＲＴは、選択
回路１５に対する選択指示信号である。フリップ・フロ
ップ２３は、選択指示信号５ＥＬ−ＣＰＵＯ−ＰＯＲＴ
がオンであるとセットされ、選択指示信号５ＥＬ−ＣＰ
ＵＩ−ＰＯＲＴがオンであるとリセットされる。同様に
、フリップ・フロップ２４は、選択指示信号５ＥＬ−Ｃ
ＰＵ２−ＰＯＲＴがオンであるとセットされ、選択指示
信号５ＥＬ−ＣＰＵＩ−ＰＯＲＴがオンであるとリセッ
トされる。選択指示信号５ＥＬ−ＣＰＵＯ−ＰＯＲＴと
５ＥＬ−ＣＰＵＩ−ＰＯＲＴはＯＲ回路２６に入力され
、選択指示信号５ＥＬ−ＣＰＵ２−ＰＯＲＴと５ＥＬ−
ＣＰＵ３−ＰＯＲＴはＯＲ回路２７に入力される。ＯＲ
回路２６が「１」を出力するとフリップ・フロップ２５
はセントされ、ＯＲ回路２７が「１」を出力するとフリ
・ノブ・フロップ２５はリセットされる。
を示す図である。同図において、５ＥＬ−ＣＰＵＯ−Ｐ
ＯＲＴ、・・・、５ＥＬ−ＣＰＵ３−ＰＯＲＴは、選択
回路１５に対する選択指示信号である。フリップ・フロ
ップ２３は、選択指示信号５ＥＬ−ＣＰＵＯ−ＰＯＲＴ
がオンであるとセットされ、選択指示信号５ＥＬ−ＣＰ
ＵＩ−ＰＯＲＴがオンであるとリセットされる。同様に
、フリップ・フロップ２４は、選択指示信号５ＥＬ−Ｃ
ＰＵ２−ＰＯＲＴがオンであるとセットされ、選択指示
信号５ＥＬ−ＣＰＵＩ−ＰＯＲＴがオンであるとリセッ
トされる。選択指示信号５ＥＬ−ＣＰＵＯ−ＰＯＲＴと
５ＥＬ−ＣＰＵＩ−ＰＯＲＴはＯＲ回路２６に入力され
、選択指示信号５ＥＬ−ＣＰＵ２−ＰＯＲＴと５ＥＬ−
ＣＰＵ３−ＰＯＲＴはＯＲ回路２７に入力される。ＯＲ
回路２６が「１」を出力するとフリップ・フロップ２５
はセントされ、ＯＲ回路２７が「１」を出力するとフリ
・ノブ・フロップ２５はリセットされる。
フリップ・フロップ２３の出力がフリッパー・ビットＦ
ＩＧになり、フリップ・フロップ２４の出力がフリッパ
ー・ビットＦ１□になり、フリップ・フロップ２５の出
力がフリッパー・ビットＦ２０になる。
ＩＧになり、フリップ・フロップ２４の出力がフリッパ
ー・ビットＦ１□になり、フリップ・フロップ２５の出
力がフリッパー・ビットＦ２０になる。
フリッパー・ビットは例えば４台のＣＰＵのアクセス要
求が常にポートに存在すると仮定した場合、次の順序で
起動される。
求が常にポートに存在すると仮定した場合、次の順序で
起動される。
（ＩＩ＋クロック） （ｎ＋＋ １クロツク）
Ｆｌｏ Ｆｌｇ Ｆｔ。 Ｆｌｏ Ｆｅｚ Ｆｚ。 選
択結果■ ｏ ｏ ｏ ｉ ｏ ｉ
ｃｐｕ。
Ｆｌｏ Ｆｌｇ Ｆｔ。 Ｆｌｏ Ｆｅｚ Ｆｚ。 選
択結果■ ｏ ｏ ｏ ｉ ｏ ｉ
ｃｐｕ。
■ １ ０ １ １ １ ０ ＣＰＵ２■ １
１ ０ ０ １ １ ＣＰＬＩＩ■ ０ １
１ ０ ０ ０ ＣＰＵ３■ ｏ ｏ
ｏ ｉ ｏ ｔ ｃｐｕ。
１ ０ ０ １ １ ＣＰＬＩＩ■ ０ １
１ ０ ０ ０ ＣＰＵ３■ ｏ ｏ
ｏ ｉ ｏ ｔ ｃｐｕ。
上記表から各ＣＰＵのアクセスは平等の優先順位で主記
憶アクセスを起動していることが判る。
憶アクセスを起動していることが判る。
また、本発明によれば、第２図の論理式から比較的簡単
にＣＰＵ台数を例えば８台又は１６台へと拡張させるこ
とが可能である。
にＣＰＵ台数を例えば８台又は１６台へと拡張させるこ
とが可能である。
以上の説明から明らかなように、本発明によれば、ＣＰ
Ｕのアクセス要求によって主記憶アクセスの優先順位が
動的に変更され、各ＣＰＵ間に優先順位の差はなく平等
となるためプログラムが割付けられるＣＰＵによって実
行時間が変化するようなことはなくなる。また、他装置
がロックしている領域をアクセスしようとしてキャンセ
ルされたアクセスが、ロックを解除しようとするアクセ
スやロックに無関係なアクセスより優先順位が高いため
に、何度も選択され、結果としてシステム性能の低下を
招く事がなくなる。
Ｕのアクセス要求によって主記憶アクセスの優先順位が
動的に変更され、各ＣＰＵ間に優先順位の差はなく平等
となるためプログラムが割付けられるＣＰＵによって実
行時間が変化するようなことはなくなる。また、他装置
がロックしている領域をアクセスしようとしてキャンセ
ルされたアクセスが、ロックを解除しようとするアクセ
スやロックに無関係なアクセスより優先順位が高いため
に、何度も選択され、結果としてシステム性能の低下を
招く事がなくなる。
第１図は本発明の主記憶アクセス優先順位制御回路の構
成例を示す図、第２図は優先順位による選択論理を説明
する図、第３図は抑止信号とフリツバ−・ビットの回路
例を示す図、第４図は従来技術による主記憶アクセスの
制御回路を示す図である。 １０・・・ボート、１１・・・各ボートに保持されてい
るアクセス要求が主記憶に対して起動できるかをチェッ
クする回路、１２・・・その結果の信号、１３・・・フ
リッパー・ビットに基づいてオンの信号１２の中から１
本を選択する回路、１４・・・その結果の信号、１５・
・・信号１４を使用して一つのボートを選択する選択回
路、１６・・・主記憶へのアクセスがセットされるボー
ト、１７・・・パイプライン、１８・・・バンク・ビジ
ー回路、１９・・・ロックを起動したアクセスのアドレ
スを保持するロック・レジスタ、２０・・・ロック・レ
ジスタ１９と後続する主記憶アクセスのアドレスを比較
する比較回路、Ｐ・・・優先順位制御回路、ＬＰＩ・・
・ローカル・パイプライン。
成例を示す図、第２図は優先順位による選択論理を説明
する図、第３図は抑止信号とフリツバ−・ビットの回路
例を示す図、第４図は従来技術による主記憶アクセスの
制御回路を示す図である。 １０・・・ボート、１１・・・各ボートに保持されてい
るアクセス要求が主記憶に対して起動できるかをチェッ
クする回路、１２・・・その結果の信号、１３・・・フ
リッパー・ビットに基づいてオンの信号１２の中から１
本を選択する回路、１４・・・その結果の信号、１５・
・・信号１４を使用して一つのボートを選択する選択回
路、１６・・・主記憶へのアクセスがセットされるボー
ト、１７・・・パイプライン、１８・・・バンク・ビジ
ー回路、１９・・・ロックを起動したアクセスのアドレ
スを保持するロック・レジスタ、２０・・・ロック・レ
ジスタ１９と後続する主記憶アクセスのアドレスを比較
する比較回路、Ｐ・・・優先順位制御回路、ＬＰＩ・・
・ローカル・パイプライン。
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置及びチャネル処理装置から送られて
来た主記憶アクセスをビジー信号及び抑止信号によって
予備選択する回路と、予備選択された主記憶アクセスの
中の１個をフリッパー・ビットに基づいて選択し選択し
た主記憶アクセスを発行したアクセス要求元を特定でき
る選択指示信号を選択回路に通知する回路と、選択指示
信号に基づいて主記憶アクセスの中の１個を選択する選
択回路とを有する優先順位制御回路と、 主記憶装置の中の何れのバンクがビジーであるかを示す
ビジー信号を出力するバンク・ビジー回路と、 ロックすべき主記憶の領域を示すアドレスを保持するロ
ック・レジスタと、 優先順位制御回路によって選択された主記憶アクセスの
アドレスとロック・レジスタのアドレスとを比較する比
較回路と、 比較回路が一致を出力し且つその原因となった主記憶ア
クセスがキャンセルされた時に、当該主記憶アクセスを
発行したアクセス要求元装置を特定できる抑止信号を出
力する抑止信号生成手段と、第１段ないし第Ｎ段のフリ
ップ・フロップを有し、第１段に属する各フリップ・フ
ロップに対して２台の中央処理装置よりなるグループの
１個が対応付けられ、第１段に属する各フリップ・フロ
ップの一方の入力端子には対応するグループの一方の中
央処理装置を指定する選択指示信号が入力され、他方の
入力端子には対応するグループの他方の中央処理装置を
指定する選択指示信号が入力され、第ｉ段（ｉ＝２、３
、・・・、Ｎ）に属するに各フリップ・フロップに対し
て第ｉ−１段に属する２個のフリップ・フロップより成
るグループの１個が対応付けられ、第ｉ段に属する各フ
リップ・フロップの一方の入力端子には対応するグルー
プの一方のフリップ・フロップの両入力端子に入力され
る信号をＯＲしたものが入力され、第ｉ段に属する各フ
リップ・フロップの他方の入力端子には対応するグルー
プの他方のフリップ・フロップの両入力端子に入力され
る信号をＯＲしたものが入力され、且つ各フリップ・フ
ロップの出力がフリッパー・ビットとして出力するフリ
ッパー・ビット生成手段と、 を具備することを特徴とするマルチプロセッサ・システ
ムに於ける主記憶アクセスの優先順位制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239886A JPS6386062A (ja) | 1986-09-30 | 1986-09-30 | マルチプロセツサ・システムに於ける主記憶アクセスの優先順位制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239886A JPS6386062A (ja) | 1986-09-30 | 1986-09-30 | マルチプロセツサ・システムに於ける主記憶アクセスの優先順位制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386062A true JPS6386062A (ja) | 1988-04-16 |
Family
ID=16938617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23239886A Pending JPS6386062A (ja) | 1986-09-30 | 1986-09-30 | マルチプロセツサ・システムに於ける主記憶アクセスの優先順位制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009093495A (ja) * | 2007-10-10 | 2009-04-30 | Nec Computertechno Ltd | メモリアクセス制御装置、コンピュータ、メモリアクセス制御方法およびメモリアクセス制御プログラム |
-
1986
- 1986-09-30 JP JP23239886A patent/JPS6386062A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009093495A (ja) * | 2007-10-10 | 2009-04-30 | Nec Computertechno Ltd | メモリアクセス制御装置、コンピュータ、メモリアクセス制御方法およびメモリアクセス制御プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6173356B1 (en) | Multi-port DRAM with integrated SRAM and systems and methods using the same | |
| JPS6353678A (ja) | ベクトル処理装置 | |
| US5163143A (en) | Enhanced locked bus cycle control in a cache memory computer system | |
| US20030088744A1 (en) | Architecture with shared memory | |
| JP2581323B2 (ja) | 参照ビット，変更ビットの更新方法 | |
| US3706077A (en) | Multiprocessor type information processing system with control table usage indicator | |
| JPH0512126A (ja) | 仮想計算機のアドレス変換装置及びアドレス変換方法 | |
| JPS62115571A (ja) | ベクトルアクセス制御方式 | |
| GB2216306A (en) | Load and synchronize computer architecture and process | |
| US5218688A (en) | Data processing system with memory-access priority control | |
| JPH04291660A (ja) | プロセッサ間通信方法およびそのための並列プロセッサ | |
| JPH03238539A (ja) | メモリアクセス制御装置 | |
| JPH05181789A (ja) | ディジタル回路 | |
| US20140013148A1 (en) | Barrier synchronization method, barrier synchronization apparatus and arithmetic processing unit | |
| JPS6153747B2 (ja) | ||
| JP2000187652A (ja) | マルチプロセッサシステム | |
| JPH0330175B2 (ja) | ||
| JPS63175964A (ja) | 共有メモリ | |
| US20050071574A1 (en) | Architecture with shared memory | |
| JPH0528038A (ja) | キヤツシユメモリ制御方式 | |
| JPH0528090A (ja) | メモリ制御装置 | |
| JP2785738B2 (ja) | 分散メモリ型マルチプロセッサ情報処理システム | |
| WO2024255500A1 (zh) | 一种多线程并发管理方法和相关装置 | |
| JP2973227B2 (ja) | 排他制御命令実行方法 | |
| JPS63147245A (ja) | メモリアクセス方式 |