JPS6386065A - マルチプロセツサシステムの同期方式 - Google Patents
マルチプロセツサシステムの同期方式Info
- Publication number
- JPS6386065A JPS6386065A JP61232601A JP23260186A JPS6386065A JP S6386065 A JPS6386065 A JP S6386065A JP 61232601 A JP61232601 A JP 61232601A JP 23260186 A JP23260186 A JP 23260186A JP S6386065 A JPS6386065 A JP S6386065A
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- JP
- Japan
- Prior art keywords
- processor
- sub
- flag
- initial information
- memory
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、独立のプロセッサを複数台もつマルチプロ
セッサシステムの同期方式に関する。
セッサシステムの同期方式に関する。
マルチプロセッサは、独立のプロセッサ（演算装置）を
複数台もつコンピュータシステムであって、一部の記憶
装置や周辺装置を各プロセッサ間で共有し、これにより
プロセッサ当りのメモリコストを下げ、システム全体の
処理能力を向上させると共に、１台のプロセッサがダウ
ンしても、これを他のプロセッサで代行してシステムの
（８頬性を高め得ると云う特徴を有している。
複数台もつコンピュータシステムであって、一部の記憶
装置や周辺装置を各プロセッサ間で共有し、これにより
プロセッサ当りのメモリコストを下げ、システム全体の
処理能力を向上させると共に、１台のプロセッサがダウ
ンしても、これを他のプロセッサで代行してシステムの
（８頬性を高め得ると云う特徴を有している。
第５図は従来のマルチプロセッサシステムの概略構成図
を示すもので、１はメインプロセッサ、２はサブプロセ
ッサ、３は各プロセッサ１，２のリセット回路であり、
上記各プロセッサ１．２はそれぞれのバス４．５を介し
て共有の２ボートメモリ６に接続され、両プロセッサ１
．２間のデータの授受は２ボートメモリ６を通して行わ
れるようになっている。
を示すもので、１はメインプロセッサ、２はサブプロセ
ッサ、３は各プロセッサ１，２のリセット回路であり、
上記各プロセッサ１．２はそれぞれのバス４．５を介し
て共有の２ボートメモリ６に接続され、両プロセッサ１
．２間のデータの授受は２ボートメモリ６を通して行わ
れるようになっている。
上記のように構成されたマルチプロセッサシステムの各
プロセッサのイニシャル処理手順を第６図及び第７図に
示すフローチャートに基いて説明する。
プロセッサのイニシャル処理手順を第６図及び第７図に
示すフローチャートに基いて説明する。
マルチプロセッサシステムの電源投入時及びリセット時
のイニシャル処理に際し、まず、第６図の処理プログラ
ムがスタートすると、ステップ４０において、メインプ
ロセッサ１とサブプロセンサ２間で必要なイニシャル情
報を２ポートメモリ６にセットする。
のイニシャル処理に際し、まず、第６図の処理プログラ
ムがスタートすると、ステップ４０において、メインプ
ロセッサ１とサブプロセンサ２間で必要なイニシャル情
報を２ポートメモリ６にセットする。
これに対して、メインプロセッサ１も同様に、電源投入
時及びリセット時のイニシャル処理において、第７図の
処理プログラムがスタートすると、まず、ステップ５０
において、サブプロセッサ２がイニシャル情報をセット
処理するのに十分な時間を待つ処理がなされ、その後、
ステップ５１に移行して、２ポートメモリ６にセットさ
れたイニシャル情報をチェックし、次のステップ５２で
イニシャル情報が正常か否かを判定する。ここで、正常
と判定された場合は、ステップ５３に進み、メインプロ
セッサ１とサブプロセッサ２間のイニシャル処理を行う
。また、イニシャル情報が異常に判定された場合は、ス
テップ５４に進み、サブプロセッサ２が異常であるとし
て、システム停止等のエラー処理を行う。
時及びリセット時のイニシャル処理において、第７図の
処理プログラムがスタートすると、まず、ステップ５０
において、サブプロセッサ２がイニシャル情報をセット
処理するのに十分な時間を待つ処理がなされ、その後、
ステップ５１に移行して、２ポートメモリ６にセットさ
れたイニシャル情報をチェックし、次のステップ５２で
イニシャル情報が正常か否かを判定する。ここで、正常
と判定された場合は、ステップ５３に進み、メインプロ
セッサ１とサブプロセッサ２間のイニシャル処理を行う
。また、イニシャル情報が異常に判定された場合は、ス
テップ５４に進み、サブプロセッサ２が異常であるとし
て、システム停止等のエラー処理を行う。
上記のような従来のマルチプロセッサシステムの立上が
り同期方式では、メインプロセッサ１が２ポートメモリ
６にセットされたサブプロセッサ２のイニシャル情報を
チェックしなければ、サブプロセッサ２が立上がったか
どうかを判定できない。このため、リセット時に前のデ
ータがメモリ６上に正しい状態で残っている場合には、
サブプロセッサ２が動作していなくとも、メインプロセ
ッサ１が異常を判別できずに正常と処理してしまうと云
う問題があった。
り同期方式では、メインプロセッサ１が２ポートメモリ
６にセットされたサブプロセッサ２のイニシャル情報を
チェックしなければ、サブプロセッサ２が立上がったか
どうかを判定できない。このため、リセット時に前のデ
ータがメモリ６上に正しい状態で残っている場合には、
サブプロセッサ２が動作していなくとも、メインプロセ
ッサ１が異常を判別できずに正常と処理してしまうと云
う問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、マルチプロセッサの立上がり同期を、判別ミ
スすることなく確実に取ることができるマルチプロセッ
サシステムの同期方式を提供することを目的とする。
たもので、マルチプロセッサの立上がり同期を、判別ミ
スすることなく確実に取ることができるマルチプロセッ
サシステムの同期方式を提供することを目的とする。
この発明に係るマルチプロセッサシステムの同期方式は
、サブプロセッサのイニシャル情報セット完了の有無を
表わすフラグセット手段と、上記フラグセット手段のフ
ラグを上記メインプロセッサでチェックすることにより
サブプロセッサが立上がったか否かを判定する手段を設
けたものである。
、サブプロセッサのイニシャル情報セット完了の有無を
表わすフラグセット手段と、上記フラグセット手段のフ
ラグを上記メインプロセッサでチェックすることにより
サブプロセッサが立上がったか否かを判定する手段を設
けたものである。
この発明においては、システムの電源投入時及びリセッ
ト時のイニシャル処理において、イニシャル情報を共有
メモリにセットする時、サブプロセッサのイニシャル情
報セット完了及び未完のデータをフラグセット手段にセ
ットし、このフラグをメインプロセッサ側の判定手段に
よりチェックすることでサブプロセッサの立上がりを検
知してシステムの立上がりの同期を行わせる。従って、
メインプロセッサが従来のような判別ミスをすることな
く確実なシステム同期が可能になる。
ト時のイニシャル処理において、イニシャル情報を共有
メモリにセットする時、サブプロセッサのイニシャル情
報セット完了及び未完のデータをフラグセット手段にセ
ットし、このフラグをメインプロセッサ側の判定手段に
よりチェックすることでサブプロセッサの立上がりを検
知してシステムの立上がりの同期を行わせる。従って、
メインプロセッサが従来のような判別ミスをすることな
く確実なシステム同期が可能になる。
以下、この発明の一実施例を第１図乃至第４図について
説明する。
説明する。
第１図はこの発明に係るマルチプロセッサシステム同期
方式のブロック図を示す。同図において、１はメインプ
ロセッサ、２はサブプロセッサ、３はこれらプロセッサ
のリセット回路、６はそれぞれのバス４，５を介してメ
インプロセッサｌ及びサブプロセッサ２に接続した共有
の２ボートメモリであり、これらは第５図と同様のもの
である。
方式のブロック図を示す。同図において、１はメインプ
ロセッサ、２はサブプロセッサ、３はこれらプロセッサ
のリセット回路、６はそれぞれのバス４，５を介してメ
インプロセッサｌ及びサブプロセッサ２に接続した共有
の２ボートメモリであり、これらは第５図と同様のもの
である。
また、７は電源投入時及びリセット時のシステムのイニ
シャル処理において、サブプロセッサ２のイニシャル情
報のセット完了及びセット未完の状態を記憶するフリッ
プフロップで、その入力端子Ｓはサブプロセッサ２に接
続され、かつリセット端子Ｒには、上記リセット回路３
からのリセット回路が加えられるようになっている。８
は第２図に示すように８ビツト構成のＩ１０メモリで、
そのビット７には上記フリップフロップ７の出力端子Ｑ
が接続され、フリップフロップ７の状態、即ちサブプロ
セッサ２のイニシャル情報セット完了又はセット未完の
状態を表わすフラグがセットされるようになっている。
シャル処理において、サブプロセッサ２のイニシャル情
報のセット完了及びセット未完の状態を記憶するフリッ
プフロップで、その入力端子Ｓはサブプロセッサ２に接
続され、かつリセット端子Ｒには、上記リセット回路３
からのリセット回路が加えられるようになっている。８
は第２図に示すように８ビツト構成のＩ１０メモリで、
そのビット７には上記フリップフロップ７の出力端子Ｑ
が接続され、フリップフロップ７の状態、即ちサブプロ
セッサ２のイニシャル情報セット完了又はセット未完の
状態を表わすフラグがセットされるようになっている。
なお、イニシャル情報セット完了のときのフラグは“ｌ
”となり、また、セット未完のときのフラグは“０”と
なる。 また、上記Ｉ１０メモリ８はメインプロセッサ
１に接続され、Ｉ１０メモリ８のビット７のデータをメ
インプロセッサ１に取り込み、これをチェックすること
により、メインプロセッサエとサブプロセッサ２との立
上がりの同期を実現させるようになっている。
”となり、また、セット未完のときのフラグは“０”と
なる。 また、上記Ｉ１０メモリ８はメインプロセッサ
１に接続され、Ｉ１０メモリ８のビット７のデータをメ
インプロセッサ１に取り込み、これをチェックすること
により、メインプロセッサエとサブプロセッサ２との立
上がりの同期を実現させるようになっている。
次に、上記のように構成された本実施例のマルチプロセ
ッサシステムのイニシャル処理動作を第３図及び第４図
のフローチャートに従い説明する。
ッサシステムのイニシャル処理動作を第３図及び第４図
のフローチャートに従い説明する。
ここで、第３図はサブプロセッサ２の処理手順を示すフ
ローチャートであり、第４図はメインプロセッサ１の処
理手順を示すフローチャートである。
ローチャートであり、第４図はメインプロセッサ１の処
理手順を示すフローチャートである。
マルチプロセッサシステムの電源投入時又はリセット時
のイニシャル処理に際し、まずサブプロセッサ２側では
、第３図の処理プログラムがスタートすると、ステップ
２０において、メインプロセッサ１とサブプロセッサ２
間で必要なイニシャル情報を２ポートメモリ６にセット
する。その後、ステップ２１において、イニシャル情報
セット完了処理を実行して、その結果をフリップフロッ
プ７に出力する。ここで、イニシャル情報セント完了で
あれば、そのセット完了フラグはフリップフロップ７を
セット動作させることでセットされ、また、イニシャル
情報セント未完であれば、そのセット未完フラグは、フ
リップフロップ７をリセット動作させることでセントさ
れる。これによりセット完了のときは、フリップフロッ
プ７の出力は“１”となりセント未完のときはフリップ
フロップの出力は０″となり、これらはＴ１０メモリ８
のビット７に記憶される。
のイニシャル処理に際し、まずサブプロセッサ２側では
、第３図の処理プログラムがスタートすると、ステップ
２０において、メインプロセッサ１とサブプロセッサ２
間で必要なイニシャル情報を２ポートメモリ６にセット
する。その後、ステップ２１において、イニシャル情報
セット完了処理を実行して、その結果をフリップフロッ
プ７に出力する。ここで、イニシャル情報セント完了で
あれば、そのセット完了フラグはフリップフロップ７を
セット動作させることでセットされ、また、イニシャル
情報セント未完であれば、そのセット未完フラグは、フ
リップフロップ７をリセット動作させることでセントさ
れる。これによりセット完了のときは、フリップフロッ
プ７の出力は“１”となりセント未完のときはフリップ
フロップの出力は０″となり、これらはＴ１０メモリ８
のビット７に記憶される。
一方、メインプロセッサ１側では、第４図の処理プログ
ラムがスタートすると、まず、ステップ３０において、
サブプロセッサ２がイニシャル情報をセット処理するの
に十分な時間を待つ処理がなされ、その後、ステップ３
１に移行して、Ｔ１０メモリ８の記憶データをメインプ
ロセッサ１に読み込む。次のステップ３２では、読み込
んだ記憶データのフラグビットが１”か、０”かによっ
て、イニシャル情報セント完了か否かを判定する。ここ
で、フラグ＝″１″、即ちセント完了と判定された場合
は、ステップ３３に進み、メインプロセッサ１とサブプ
ロセッサ２間のイニシャル処理を行い、両プロセッサ１
，２の立上がりを同期させる。また、フラグ＝“Ｏ”、
即ちセット未完と判定された時は、ステップ３４に進ん
で、サブプロセッサ２が異常であるとして、システムス
トップ等のエラー処理を実行する。
ラムがスタートすると、まず、ステップ３０において、
サブプロセッサ２がイニシャル情報をセット処理するの
に十分な時間を待つ処理がなされ、その後、ステップ３
１に移行して、Ｔ１０メモリ８の記憶データをメインプ
ロセッサ１に読み込む。次のステップ３２では、読み込
んだ記憶データのフラグビットが１”か、０”かによっ
て、イニシャル情報セント完了か否かを判定する。ここ
で、フラグ＝″１″、即ちセント完了と判定された場合
は、ステップ３３に進み、メインプロセッサ１とサブプ
ロセッサ２間のイニシャル処理を行い、両プロセッサ１
，２の立上がりを同期させる。また、フラグ＝“Ｏ”、
即ちセット未完と判定された時は、ステップ３４に進ん
で、サブプロセッサ２が異常であるとして、システムス
トップ等のエラー処理を実行する。
なお、電源オフ時又はリセット時には、フリップフロッ
プ７がリセットされるため、その出力は０”となり、Ｔ
１０メモリ８のビット７も“０”になる。
プ７がリセットされるため、その出力は０”となり、Ｔ
１０メモリ８のビット７も“０”になる。
上記のような本実施例にあっては、サブプロセッサのイ
ニシャル情報セット完了の有無を表わすフラグを設け、
このフラグの“１″、“０″状態をメインプロセッサ２
でチェックすることでサブプロセッサ１が立上がったか
否かを判定するようにしているため、従来のようにリセ
ット時、前のデータがメモリ６上に正しい状態で残って
いても、これによってメインプロセッサ１がサブプロセ
ッサ２の異常を判別できなくなると云う問題を解決でき
ると共に、マルチプロセッサの立上がりの同期を確実に
取り得るのである。
ニシャル情報セット完了の有無を表わすフラグを設け、
このフラグの“１″、“０″状態をメインプロセッサ２
でチェックすることでサブプロセッサ１が立上がったか
否かを判定するようにしているため、従来のようにリセ
ット時、前のデータがメモリ６上に正しい状態で残って
いても、これによってメインプロセッサ１がサブプロセ
ッサ２の異常を判別できなくなると云う問題を解決でき
ると共に、マルチプロセッサの立上がりの同期を確実に
取り得るのである。
なお、上記実施例では、メインプロセッサ１とサブプロ
セッサ２がそれぞれ１台のシステムについて述べたが、
サブプロセッサ２が２台以上になっても、これら各サブ
プロセッサとメインプロセッサとの間の立上がりの同期
を上記実施例と同様に方式により取ることが可能である
。
セッサ２がそれぞれ１台のシステムについて述べたが、
サブプロセッサ２が２台以上になっても、これら各サブ
プロセッサとメインプロセッサとの間の立上がりの同期
を上記実施例と同様に方式により取ることが可能である
。
以上のように、この発明によれば、マルチプロセッサシ
ステムにおいて、サブプロセッサのイニシャル情報のセ
ント完了の有無を表わすフラグを設け、このフラグをメ
インプロセッサでチェックすることによりサブプロセッ
サが立上がったか否かを判定し、立上がったとき、イニ
シャル処理を行うようにしたので、マルチプロセッサシ
ステムの立上がりの同期を確実に取ることができる。
ステムにおいて、サブプロセッサのイニシャル情報のセ
ント完了の有無を表わすフラグを設け、このフラグをメ
インプロセッサでチェックすることによりサブプロセッ
サが立上がったか否かを判定し、立上がったとき、イニ
シャル処理を行うようにしたので、マルチプロセッサシ
ステムの立上がりの同期を確実に取ることができる。
第１図はこの発明に係るマルチプロセッサシステムの同
期方式の一例を示すブロック図、第２図は第１図におけ
るＴ１０メモリの状態図、第３図及び第４図はこの発明
の実施例におけるシステムの処理手順を示すフローチャ
ート、第５図は従来のマルチプロセッサシステムのブロ
ック図、第６図及び第７図は、従来におけるシステムの
処理手順を示すフローチャートである。 １・・・メインプロセッサ、２・・・サブプロセッサ、
３・・・リセット回路、６・・・共有メモリ、７・・・
フリップフロップ、８・・・Ｉ１０メモリ。 なお、図中同一符号は同−又は相当部分を示す。
期方式の一例を示すブロック図、第２図は第１図におけ
るＴ１０メモリの状態図、第３図及び第４図はこの発明
の実施例におけるシステムの処理手順を示すフローチャ
ート、第５図は従来のマルチプロセッサシステムのブロ
ック図、第６図及び第７図は、従来におけるシステムの
処理手順を示すフローチャートである。 １・・・メインプロセッサ、２・・・サブプロセッサ、
３・・・リセット回路、６・・・共有メモリ、７・・・
フリップフロップ、８・・・Ｉ１０メモリ。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- メインプロセッサ及びサブプロセッサを有するマルチプ
ロセッサシステムにおいて、。上記サブプロセッサのイ
ニシャル情報セット完了の有無を表わすフラグセット手
段と、上記フラグセット手段のフラグを上記メインプロ
セットでチェックすることによりサブプロセッサが立上
がったか否かを判定する手段を設けたことを特徴とする
マルチプロセッサシステムの同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232601A JPS6386065A (ja) | 1986-09-30 | 1986-09-30 | マルチプロセツサシステムの同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232601A JPS6386065A (ja) | 1986-09-30 | 1986-09-30 | マルチプロセツサシステムの同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386065A true JPS6386065A (ja) | 1988-04-16 |
Family
ID=16941913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232601A Pending JPS6386065A (ja) | 1986-09-30 | 1986-09-30 | マルチプロセツサシステムの同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386065A (ja) |
-
1986
- 1986-09-30 JP JP61232601A patent/JPS6386065A/ja active Pending
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