JPS638651B2 - - Google Patents
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- JPS638651B2 JPS638651B2 JP57102816A JP10281682A JPS638651B2 JP S638651 B2 JPS638651 B2 JP S638651B2 JP 57102816 A JP57102816 A JP 57102816A JP 10281682 A JP10281682 A JP 10281682A JP S638651 B2 JPS638651 B2 JP S638651B2
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Description
〔発明の技術分野〕
この発明は例えば光学式デジタルオーデイオデ
イスク（DAD）再生装置等に好適するエラー訂
正回路の改良に関する。 〔発明の技術的背景〕 周知のように、近時開発されている光学式
DAD再生装置（特にはCD：コンパクトデイスク
形）においては、そのエラー訂正符号としてクロ
スインターリーブリードソロモン符号（CIRC）
を採用している。 すなわち、これは従来より知られている代表的
なランダムエラー訂正符号のうちで最もエラー訂
正能力が高いものとして広範に定義されている
BCH符号の一種であるリードソロモン符号を用
いるものであるが、それにバーストエラーに対し
ても高い訂正能力を持たせるべくクロスインタリ
ーブなる信号処理を伴わせるようにしたものであ
る。 ところで、リードソロモン符号の復号つまりエ
ラー訂正はBCH符号のそれと同様になすことが
できる。 今、符号長（ｎ）、情報シンボル（ｋ）個、検
査シンボル（ｎ−ｋ）個からなるリードソロモン
符号について、その復号法を調べてみるものとす
る。但し、上記各シンボルは（ｍ）個の２進ビツ
トつまり2m個の元を有する有限体であるガロア体
GF（2m）の元である。 そして、この場合（ｔ）重エラー訂正リードソ
ロモン符号の生成多項式g(x)は、（α）をガロア体
GF（2m）の原始元として次の(1)式または(2)式のよ
うに表わされる。 g(x)＝（ｘ＋α）（ｘ＋α2）……（ｘ＋α2t）…(1) g(x)＝（ｘ＋α0）（ｘ＋α）……（ｘ＋α2t-1）…(
2) また、送信符号語をC(x)、受信符号語をR(x)で
表わし、且つエラー多項式をE(x)とすると、これ
らの間には次のような関係が成立する。 R(x)＝C(x)＋E(x) …(3) この場合、多項式の係数はガロア体GF（2m）に
含まれており、エラー多項式E(x)はエラーロケー
シヨンおよび値（大きさ）に対応する項だけを含
んでいる。 従つて、位置Xjにおけるエラー値をYjとする
と
E(x)＝〓j YjXj ………(4) となり、該(4)式でΣはエラーのすべての位置にわ
たる総和を意味している。 ここで、シンドロームSiを Si＝Ｒ（αi） 〔但しｉ＝０，１，……2t−１〕 …(5) の如く定義したとすると、上記(3)式より Si＝Ｃ（αi）＋Ｅ（αi） となる。 この場合、C(x)はg(x)で常に割り切れるので Ｃ（αi）＝０ であるから si＝Ｅ（αi） となる。そこで、上記(4)式より
Si＝Ｅ（αi）＝〓j Yj（αi）j ＝〓j YjXi j …(6) と表わすことができる。但しαj＝Xjとおいたもの
で、Xjはαjにおけるエラーロケーシヨンを表わし
ている。 ここで、エラーロケーシヨン多項式σ(x)は、エ
ラー数をｅとして σ(x)＝〓ｉ（ｘ−Xi） ＝xe＋σ1xe-1＋……＋σe ……(7) と定義される。 また、(7)式のσ1〜σeはシンドロームSiとの間で
次のように関係付けられる。 Si+e＋σ1Si+e-1 ＋……σe-1Si+1＋σeSi …(8) つまり、以上のようなリードソロモン符号の復
号手順は () (5)式によりシンドロームSiを計算する。 () (8)式によりエラーロケーシヨン多項式の係
数σ1〜σeを計算する。 () (7)式によりエラーロケーシヨン多項式の根
Xjを求める。 () (6)式によりエラー値Yjを求め、(4)式により
エラー多項式を求める。 () (3)式によりエラー訂正を行なう。 なる（）〜（）の手順に帰着せしめられる。 次に、以上のような復号手順によるエラー訂正
の具体例として、１ブロツクデータに４個の検査
シンボルを用いた場合について説明する。 すなわち、この場合の生成多項式g(x)は g(x)＝（ｘ＋１）（ｘ＋α） （ｘ＋α2）（ｘ＋α3） となり、２重エラーまでの訂正が可能となるもの
であるが、ここではそれを〔Ａ〕，〔Ｂ〕なる二つ
の方式によつた場合について各別に述べるものと
する。 〔方式 Ａ〕 () シンドロームS0〜S3を計算する。 () (8)式をｅ＝１，ｅ＝２について書き直す
と、ｅ＝１の場合には S1＋σ1S0＝０ S2＋σ1S1＝０ S3＋σ1S2＝０ ……(9) となる。また、ｅ＝２の場合には
S2＋σ1S1＋σ2S0＝０ S3＋σ1S2＋σ2S1＝０ ……(10) となる。 ここで、実際の復号器がｅ＝１の場合から動
作を始めるものとすると、先ず連立方程式(9)を
満足する解σ1を求めなければならない。そし
て、この解が存在しなければ、復号器は次にｅ
＝２の場合について連立方程式(10)を満足する解
σ1，σ2を求めなければならない。なお、ここで
も解が得られない場合はｅ≧３とみなすことに
なる。 (9)式の解σ1は σ1＝S1／S0＝S2／S1＝S3／S2 として求め、(10)式の解σ1，σ2は σ1＝S0S3＋S1S2／S1 2＋S0S2，σ2＝S1S3＋S2 2／S1
2＋S0S2 として求める。 () 以上のようにしてエラーロケーシヨン多項
式の係数σiが得られたならば、次に(7)式により
エラーロケーシヨン多項式の根を求める。 先ず、ｅ＝１の場合は σ(x)＝ｘ＋σ1＝０，∴X1＝σ1 となる。また、ｅ＝２の場合は σ(x)＝x2＋σ1x＋σ2＝０ …(11) として、該(11)式にガロア体GF（2m）の元を順次
に代入してその解を求めればよく、今この根を
X1，X2とする。 () エラーロケーシヨン多項式の根が求まつた
なら、次に(6)式によりエラー値Yjを求める。 先ず、ｅ＝１の場合は S0＝Y1 ∴Y1＝S0 となる。また、ｅ＝２の場合は S0＝Y1＋Y2 S1＝Y1X1＋Y2X2 より、 ∴ Y1＝X2S0＋S1／X1＋X2 Y2＝S0＋Y1 () 上述のようにして求めたエラー値Y1，Y2
により訂正を行なう。 ところで、ポインターイレージヤー法等によつ
てエラーロケーシヨンの値を正確に知ることがで
きる場合には、上述した２重エラー訂正用のリー
ドソロモン符号によつて４重エラーまでの訂正が
可能となるものであり、それが後述する〔方式
Ｂ〕である。 〔方式 Ｂ〕 () シンドロームS0〜S3を計算する。 ()，() エラーロケーシヨンを別の検出方法
で知る。 () (6)式によりエラー値を求める。 先ずｅ＝１，ｅ＝２の場合は上述した〔方式
Ａ〕の（）と同様である。 そして、ｅ＝３の場合 S0＝Y1＋Y2＋Y3 S1＝Y1X1＋Y2X3＋Y3X3 S2＝Y1X1 2＋Y2X2 2＋Y3X3 2 を解いて Y1＝（S2＋X3S1）＋X2（S1＋X3S0）／（X1＋X2）（X1
＋X3） Y2＝（S1＋X3S0）＋Y1（X1＋X3）／（X2＋X3） Y3＝S0＋Y1＋Y2 となる。 また、ｅ＝４の場合は
S0＝Y1＋Y2＋Y3＋Y4 S1＝Y1X1＋Y2X2＋Y3X3＋Y4X4 S2＝Y1X1 2＋Y2X2 2＋Y3X3 2＋Y4X4 2 S3＝Y1X1 3＋Y2X2 3＋Y3X3 3＋Y4X4 3 を解いて Y1＝｛（S0X4＋S1）X3＋（S1X4＋S2）｝X2＋（S1X4
＋S2）X3＋（S2X4＋S3）／（X1＋X2）（X1＋X3）（X1＋
X4） Y2＝（S0X4＋S1）X3＋（S1X4＋S2）＋Y1（X1＋X3）
（X1＋X4）／（X2＋X3）（X2＋X4） Y3＝（S0X4＋S1）＋Y1（X1＋X4）＋Y2（X2＋X4）／
（X3＋X4） Y4＝S0＋Y1＋Y2＋Y3 となる。 () 上述のようにして求めたY1〜Y4により訂
正を行なう。 第１図は以上のような原理に基くリードソロモ
ン符号の実際の復号システムでなるエラー訂正回
路を示す概略構成図である。すなわち、入力端
INを介して導かれる被訂正用のデータ（エラー
訂正用としてリードソロモン符号が用いられてい
ることは勿論である）は二分されて、一方が後述
する復号動作の間データバツフア１１に記憶され
ると共に、他方が復号動作をなすためのシンドロ
ーム計算器１２以下に導かれる。 そして、シンドローム計算器１２で計算された
シンドロームはシンドロームバツフア１３に記憶
される。 ここで、シンドロームバツフア１３の出力部に
接続されたオアゲート１４はエラーの有無を指示
するもので、エラーがあると前述したような手順
によつてエラー訂正動作を開始することになる。 つまり、エラーロケーシヨン多項式計算器１５
がエラーロケーシヨン多項式σ(x)の係数を計算し、
エラーロケーシヨン計算器１６がエラーロケーシ
ヨン多項式の根を計算し、エラー値計算器１７が
エラー値を計算し、これらのエラーロケーシヨン
およびエラー値により上記データバツフア１１か
ら出力されるデータを訂正するものである。 ところで、このような復号システムの各計算器
１２，１５，１６，１７は０か否かの検出ならび
に必要な加算、乗算および除算等の代数演算をな
すものであるが、これらについての具体例として
従来第２図に示すように構成されたエラーロケー
シヨン多項式計算器（特公昭56−20575号）が知
られている。 すなわち、第２図において２１はシンドローム
バツフアであつて、シンドロームSiを記憶するた
めのRAMでなり、該シンドロームバツフア２１
にはガロア体GF（2m）の元である各シンドローム
がそれぞれｍビツトの２進形式で記憶される。 また、２２は作業用バツフアであつて、エラー
ロケーシヨン多項式の係数を計算する際に、代数
演算の中間結果および最終結果を記憶するための
RAMでなり、後の演算で使用される部分結果も
該作業用バツフア２２に記憶される。 そして、２３は代数演算の順序を指示する順序
制御装置であつて、上記シンドロームバツフア２
１および作業用バツフア２２に対してアドレスを
供給して適切な記憶位置をアクセスすると共に、
実行された代数演算結果を調べて次の適切な演算
へ分岐せしめるのに供せられる。 さらに、２４，２５はそれぞれガロア体GF
（2m）の元の対数および真数を各別にテーブルの
形式で記憶しているROMでなる対数バツフアお
よび真数バツフアである。 ここで、前者の対数バツフア２４のアドレスは
元αiの２進表示であり、そのエントリーはαを底
とするαの対数すなわちｉであるが、後者の真数
バツフア２５のアドレスｉにおけるエントリーは
αiの２進表示である。 例えばガロア体GF（28）の法多項式F(x)を F(x)＝x8＋x6＋x5＋x4＋１ とすると、その０以外の元はF(x)＝０の根αのべ
き乗またはα0〜α7までの線形結合
7 〓i=0 aiαi （但しai＝０または１） で表わすことができる。 また、この場合a0〜a7までの８個の係数を取り
出して２進ベクトルとして表わすこともできる。 例えば α1＝０・α0＋１・α1＋0α2＋０・α3＋０・α4＋
０・α5＋０・α6＋０・α7 ＝（01000000） α7＝０・α0＋……＋０・α6＋１・α7 ＝（00000001） α8＝１＋α4＋α5＋α6 ＝（10001110） α9＝α・α8＝α＋α5＋α6＋α7 ＝（01000111） の如くであり、これら以外の元も同様にしてベク
トル表示することができる。 そして、この場合対数テーブルのアドレス（１
〜255）は元αiの８ビツトの２進ベクトル表示で
あり、対応するエントリは指数ｉの２進表示であ
る。 また、真数テーブルは指数ｉをアドレスに用
い、エントリはαiの２進ベクトル表示である。 次に、第２図のエラーロケーシヨン多項式計算
器による実際の代数演算を各別に説明する。 (1) 加算 元αiおよびαjを加算する場合には、これら２つ
の元がＡレジスタ２０およびＢレジスタ２６を介
してエクスクルシブオアゲート２７により各ビツ
ト毎に排他的な論理和をとる。これによつて得ら
れる上記２つの元の和の結果はＣレジスタ１９を
介して上記作業用バツフア２２に転送される。 (2) ０であるか否かの検出 元αiが０であるか否かを調べる場合には、元αi
がＨレジスタ２８を介してオアゲート２９により
論理和がとられる。この結果はＭレジスタ３０を
介して上記作業用バツフア２２に転送される。こ
の場合、Ｍレジスタ３０の内容は元αiが０のとき
のみ０になる。 (3) 乗算 元αiおよびαjを乗算する場合には、先ずこれら
２つの元が０であるか否かが調べられる。若し、
いずれか一方の元が０であれば、実際に乗算する
までもなく、乗算結果は０である。しかるに、両
方とも０でない場合には、これらの元は上記対数
バツフア２４用のアドレスレジスタ３１に順次に
ロードされる。そして、対数バツフア２４からの
出力ｉおよびｊはＤレジスタ３２およびＥレジス
タ３３を介して１の補数加算器３４により、28−
１を法として１の補数加算が行なわれる。これに
よつて得られる結果（ｉ＋ｊ）＝ｔ mod（28−
１）はＬレジスタ３５を介して上記真数バツフア
２５用のアドレスレジスタ３６にロードされる。
この場合、真数バツフア２５のアドレス入力がｔ
であれば、その出力αtが乗算結果としてＧレジス
タ３７を介して上記作業用バツフア２２に転送さ
れる。 (4) 除算 元αjによるαiの除算（αi／αj）は基本的には上
記(3)の乗算の場合と同様であるが、上記Ｅレジス
タ３３の内容を上記Ｄレジスタ３２の内容から減
算せしめる点で異なつている。つまり、Ｅレジス
タ３３にある元αjの対数が補数化器３８により補
数化されてＦレジスタ３９を介して上記１の補数
加算器３４に送るようにした点である。そして、
以下(3)の乗算の場合と同様に処理されるものであ
るが、この場合真数バツフア２５の出力が求める
除算の結果つまり商となつているものである。 〔背景技術の問題点〕 しかしながら、以上のような従来のエラー訂正
回路は、そのエラーロケーシヨン多項式計算器に
おける代数演算のうち乗算および除算用として対
数バツフアおよび真数バツフアを必要とするもの
であるが、このために用いられるROM等のメモ
リ容積が膨大なものになるので、LSI化が阻害さ
れて大容量のメモリを外付けしなければならない
という不具合を生じていた。 これは、前述した例の如く１シンボル８ビツト
とした場合で255×８ビツト＝2040ビツトの
ROMが２つ必要になり合計4080ビツトにもなる
ことからして容易に窺い知れるところである。 つまり、従来より知られているガロア体におけ
る乗算装置および除算装置はそれらの元の対数お
よび真数を各別にテーブルの形式で記憶している
大容量メモリでなる対数バツフアや真数バツフア
を必要とするので、それだけエラー訂正回路全体
としての構成が複雑化して高価格につくという問
題を有していた。 〔発明の目的〕 そこで、この発明は以上のような点に鑑みてな
されたもので、特に大容量のメモリを必要とする
対数バツフアを用いることなくエラーロケーシヨ
ンやエラーパターンを得るに非要なガロア体にお
ける乗算や除算をなし得るようにし、以つて構成
の簡易化ならびに低価格化に寄与し得るようにし
た極めて良好なるエラー訂正回路を提供すること
を目的としている。 〔発明の概要〕 すなわち、この発明によるエラー訂正回路は、
ガロア体における乗算装置が比較的簡単に構成し
得るのを利用して、除数を逆数に変換して被除数
に乗算せしめる如くした乗算処理でエラーパター
ンを得るに必要なガロア体における除算がなし得
るようにハード化したもので、この際に除数を逆
数に変換する過程をエラーロケーシヨンを得るに
必要な演算過程時に同時に遂行し得るように構成
することにより、処理時間の短縮化を図り得るよ
うにした点に特徴を有している。 〔発明の実施例〕 先ず、この発明が適用される光学式（CD形）
デジタルオーデイオデイスク（DAD）再生装置
の概要について説明する。 すなわち、第３図に示すようにデイスクモータ
１１１によつて回転駆動されるターンテーブル１
１２上に装着されたデイスク１１３は光学式ピツ
クアツプ１１４によつて再生される。この場合、
光学式ピツクアツプ１１４は半導体レーザ１１４
ａからの出射光をビームスプリツター１１４ｂ、
対物レンズ１１４ｃを介してデイスク１１３の信
号面に照射し、該デイスク１１３に所定の
（EFM）変調およびインタリーブを伴つた形態で
記録されている再生すべきオーデイオ信号のデジ
タル（PCM）化データに対応したピツト（反射
率の異なる凹凸）からの反射光を対物レンズ１１
４ｃ、ビームスプリツター１１４ｂを介して４分
割フオトデテクタ１１４ｄに導き、該４分割フオ
トデテクタ１１４ｄで光電変換された４つの再生
信号を外部に出力可能になされているもので、自
からはピツクアツプ送りモータ１１５によつてデ
イスク１１３の半径方向に直線駆動される。 そして、４分割フオトデテクタ１１４ｄからの
４つの再生信号はマトリクス回路１１６に供給さ
れて所定のマトリクス演算処理が施されることに
より、フオーカスエラー信号Ｆ、トラツキングエ
ラー信号および高周波信号RFに分離される。 このうち、フオーカスエラー信号Ｆはフオーカ
スサーチ回路１１０からのフオーカスサーチ信号
と共に、前記光学式ピツクアツプ１１４のフオー
カスサーボ系FSを駆動するのに供せられる。 また、トラツキングエラー信号Ｔは後述するシ
ステムコントローラ１１７を介して与えられるサ
ーチ制御信号と共に、前記光学式ピツクアツプ１
１４のトラツキングサーボ系TSを駆動するのに
且つ前記ピツクアツプ送りモータ１１５を（リニ
アトラツキング）制御するのに供せられる。 そして、残る高周波信号RFが主再生信号成分
として再生信号処理系１１８に供される。すなわ
ち、この再生信号処理系１１８は先ず再生信号を
スライスレベル（アイパターン）検出器１１９に
よつて制御される波形整形回路１２０に導いて不
要なアナログ成分と必要とするデータ成分を分離
し、データ成分のみをPLL型でなる同期クロツ
ク再生回路１２１および第１の信号処理系１２２
のエツジ検出器１２２ａに供給する。 ここで、同期クロツク再生回路１２１からの同
期クロツクはデータ復調用として第１の信号処理
系１２２における同期信号分離用クロツク生成回
路１２２ｂに導かれて同期信号分離用クロツクを
生成するのに供せられる。 一方、上記エツジ検出器１２２ａを通つた再生
信号は同期信号検出器１２２ｃに導かれて上記同
期信号分離用クロツクにより同期信号が分離され
ると共に、復調回路１２２ｄに導かれて（EFM）
復調される。 このうち、同期信号は同期信号保護回路１２２
ｅを介して誤動作が生じないように保護された状
態で、上記同期信号分離用クロツクと共に入力デ
ータ処理用タイミング信号生成回路１２２ｆに導
かれる。 また、復調信号はデータバス入出力制御回路１
２２ｇを介して後述する第２の信号処理系１２３
の入出力制御回路１２３ａに供給されると共に、
そのうちのサブコードであるコントロール信号お
よび表示信号成分がコントロール表示処理回路１
２２ｈおよびサブコード処理回路１２２ｉに導か
れる。 そして、サブコード処理回路１２２ｉで必要な
エラー検出および訂正が施されたサブコードデー
タはシステムコントローラ用インターフエイス回
路１２２ｑを介してシステムコントローラ１１７
に供給される。 ここで、システムコントローラ１１７はマイク
ロコンピユータ、インタフエイス回路およびドラ
イバ用集積回路等を有してなり、コントロールス
イツチ１２４からの指令信号によりDAD再生装
置を所望の状態に制御すると共に、上述のサブコ
ード（例えば再生曲のインデツクス情報）を表示
器１２５に表示せしめるのに供せられている。 なお、上記入力データ処理用タイミング信号生
成回路１２２ｆからのタイミング信号はデータセ
レクト回路１２２ｊを介して上記データバス入出
力制御回路１２２ｇを制御するのに供せられると
共に、周波数検出器１２２ｋおよび位相検出器１
２２ｌならびにPWM変調器１２２ｍを介して上
記デイスクモータ１１１を線速度一定（CLV）
方式で駆動するための自動周波数制御（AFC）
および自動位相制御（APC）に供せられている。 この場合、位相検出器１２２ｌにはクリスタル
発振器１２２ｎからの発振信号に基いて動作する
システムクロツク生成回路１２２ｐからのシステ
ムクロツクが供給されている。 そして、第２の信号処理回路１２３の入出力制
御回路１２３ａを通つた復調データはエラー検出
および訂正または補正用のシンドローム検出器１
２３ｂエラーポインタ制御回路１２３ｃ、訂正回
路１２３ｄおよびデータ出力回路１２３ｅを介し
て必要なエラー訂正、デインタリーブ、エラー補
正等の処理を受けてデジタル―アナログ（Ｄ／
Ａ）変換器１２６に導出される。 この場合、外部メモリ制御回路１２３ｆは上記
データセレクト回路１２２ｊと共働して訂正に必
要なデータが書き込まれている外部メモリ１２７
を制御することにより、上記入出力制御回路１２
３ａを介して訂正に必要なデータを取り込む如く
なされている。 また、タイミングコントロール回路１２３ｇは
前記システムロツク生成回路１２２ｐからシステ
ムクロツクに基いてエラー訂正および補正ならび
にＤ／Ａ変換に必要なタイミングコントロール信
号を供給する如くなされている。 また、ミユーテイング（検出）制御回路１２３
ｈは上記エラーポインタ制御回路１２３ｃからの
出力またはシステムコントローラ１１７を介して
与えられるコントロール信号に基いてエラー補正
時およびDAD再生装置の動作開始、終了時等に
必要となる所定のミユーテイング制御をなすのに
供せられている。 そして、上記Ｄ／Ａ変換器１２６でアナログ信
号に戻されたオーデイオ信号はローパスフイルタ
１２８、増幅器１２９を介してスピーカ１３０を
奏鳴するのに供せられる。 次に、以上のようなDAD再生装置に適用され
たこの発明に係るエラー訂正回路について説明す
る。 先ず、この発明に係るエラー訂正回路の原理に
ついて述べると、例えばガロア体GF（28）におけ
る２重訂正BCH符号は多項式表現した場合 U0，U1，U2…Un-1，P0，P1，P2，P3 …(21) の如く表わされる。但し、U0〜Un-1は情報シン
ボルで、１シンボルが８ビツトのものがｍ個まと
められているものとする。また、P0〜P3はパリ
テイシンボルで、上記ｍ個の情報シンボルに４個
分のパリテイシンボルが付加されているものとす
る。 つまり、（21）式の表現はパリテイシンボルを
情報シンボルと訂正上同一視し得ることによるも
ので、これは Wn+3，Wn+2，Wn+1……W3，W2，W1，W0
…(22) の如く書き換えられる。 これによつて、送信多項式F(x)は F(x)＝Wn+3xm+3＋Wn+2xm+2 ＋…＋W1x＋W0 …(23) の如く表わすことができ、且つ受信多項式F(x)′は F(x)′＝Wn+3′xm+3＋Wn+2′xm+2 ＋…＋W1′x＋W0 …(24) の如く表わすことができる。 ここで、ガロア体GF（28）の生成多項式G(x)の
１根をαとすると、上記F(x)は２重訂正BCH符号
において、１，α，α2，α3の４根を有することに
なるから
Ｆ(1)＝n+3 〓i=0 Wi＝０ Ｆ（α）＝n+3 〓i=0 Wi（α2）i＝０ Ｆ（α2）＝n+3 〓i=0 Wi（α2）i＝０ Ｆ（α3）＝n+3 〓i=0 Wi（α3）i＝０ ………(25) の如くなる。 つまり、送信側では上記（22）式を満足し得る
ようにパリテイシンボルを決定して伝送するもの
であるが、受信側では伝送系の介在によつて必ず
しもそのままの形で受信し得ないのをエラーとし
て訂正するものである。 この場合、上述した２重訂正BCH符号によれ
ば、合計ｍ＋４個のシンボル中、２個までのシン
ボルエラーを訂正することが可能となる。 今、上記受信多項式中Wi′とWj′との２個のシ
ンボルにエラーを起こして Wi′＝Wi＋ei Wj′＝Wj＋ej になつたとする。この場合、W′iとW′j以外のシン
ボルにはエラーがなく W′k＝Wk
（但しｋ＝０〜ｍ＋４ ｋ≠ｉ，ｋ≠ｊ） で表わされるものとする。 ここで、受信多項式F′(x)について送信時と同様
に１，α，α2，α3を代入してみると
F′(1)＝ei＋ej＝S0 F′（α）＝eiαj＋ejαj＝S1 F′（α2）＝eiα2i＋ejα2j＝S2 F′（α3）＝eiα3i＋ejα3i＝S3 ……(26) のようになる。 ここで、S0〜S3はシンドロームと称されるもの
で、２個のシンボルエラーの場合には（26）式の
情報内容を有していることになる。 ところで、BCH符号理論において２重訂正の
場合は前述したようなエラーロケーシヨン多項式
を用いる方法があり、これは σ1＝αi＋αj＝S0S3＋S1S2／S1 2＋S0S2…(27) σ2＝αiαj＝S1S3＋S2 2／S1 2＋S0S2 …(28) f(x)＝x2＋σ1x＋σ2 …(29) の如くである。 つまり、（27），（28）式でシンドロームS0〜S3
によつてσ1とσ2とを求めて（29）式に代入するも
のであるが、この場合（29）式のｘについてはα0
〜αm+3まで順に代入するものとする。 ここで、（29）式はαiとαjでf(x)＝０となる筈で
あるから、f(x)＝０となる点を求めれば、２個の
エラーロケーシヨンを求めることができるように
なる。 次に、エラーパターンを求める方法は判明して
いるαiとαjより、上記（26）式を用いて ei＝S0αj＋S1／αi＋αj …(30A) ej＝S0＋ei …(30B) の如く遂行することができる。 ところで、このようなエラーロケーシヨン（多
項式）ならびにエラーパターンを求める際に必要
となるガロア体における乗算や除算を前述したよ
うな大容量メモリを用いることなくハード的な構
成でなし得るようにすることにこの発明の狙いが
ある。 しかるに、この場合大容量のメモリを用いない
で、g(x)を生成多項式とするガロア体における乗
算および除算をなすにしても乗算が例えば後述す
るようにして比較的簡単になし得るものの、除算
はやはり困難であるので、でき得る限り除算を減
少した方が望ましい。 そこで、次に上述したエラーロケーシヨンおよ
びエラーパターンを求める方法について除算を減
少する方向で展開してみる。 先ず、エラーロケーシヨン（多項式）の生成に
ついてであるが、上記（27），（28）式についてそ
れぞれの右辺の分母が等しいから
Sa＝S1 2＋S0S2 Sb＝S0S3＋S1S2 Sc＝S1S3＋S2 2 ……(31) のようにおくと、（27），（28）式は σ1＝αi＋αj＝Sb／Sa …(32) σ2＝αiαj＝Sc／Sa …(33) の如くなる。この（32），（33）式を（29）式に代
入すると f(x)＝x2＋Sb／Saｘ＋Sc／Sa …(34) となる。 そして、この（34）式はｘにα0〜αm+3までを代
入してf(x)＝０となることをチエツクすればエラ
ーロケーシヨンが求まるのであるから、これを次
のように変形して f(x)＝Saf(x)＝Sax2＋Sbｘ＋Sc …(35) としても、該f′(x)にα0〜αm+3を代入してやること
によりf′(x)＝０となる点でαiとαjとが求まること
になる筈である。 つまり、このようにしてエラーロケーシヨン多
項式を求める際には除算をなくすことが可能とな
る。 次に、エラーパターンの生成についてである
が、上記（30A）式でeiを求める際に必要となる
除算S0αi＋S1／αi＋αjについて、分母（除数）であ
るαi ＋αjの逆数（αi＋αj）-1が予め判明していれば、そ
れを分子（被除数）に乗算せしめる如くした ei＝（S0αi＋S1）（αi＋αj）-1 …(30A′) なる乗算に帰着せしめることが可能となる。 そこで、次に上記逆数（αi＋αj）-1を求める方
法についてみてみると、上記（35）式に（32）式
を入れると f′(x)＝Sax2＋Saαi＋αj）ｘ＋Sc …(36) となる。そして、かかる（36）式のｘにα0〜αM+3
まで代入する操作が上記エラーロケーシヨンを求
めるのに必要であることになるが、このα0〜αn+3
までを代入する間に該（36）式の Sa（αi＋αj）ｘなる項に着眼して Sa（αi＋αj）ｘ＝αr …(37) となるｘを求める操作をしてやる。 具体的には、今、ｍ＝28とすると、（37）式の
ｘにはα0〜α31まで代入されることになるが、ガ
ロア体GF（28）では α28-1＝α255＝１ が最大で、この場合α0〜α254の巡回符号となるか
らα0〜α254までしか扱うことはない。 そして、今α0〜α31まで代入してみるのである
から、７＜255／32＜８からα32m→α-32m（但しｍ
＝０，１…７）までの逆数データ８個を下表のよ
うにコード化しておくものとする。
イスク（DAD）再生装置等に好適するエラー訂
正回路の改良に関する。 〔発明の技術的背景〕 周知のように、近時開発されている光学式
DAD再生装置（特にはCD：コンパクトデイスク
形）においては、そのエラー訂正符号としてクロ
スインターリーブリードソロモン符号（CIRC）
を採用している。 すなわち、これは従来より知られている代表的
なランダムエラー訂正符号のうちで最もエラー訂
正能力が高いものとして広範に定義されている
BCH符号の一種であるリードソロモン符号を用
いるものであるが、それにバーストエラーに対し
ても高い訂正能力を持たせるべくクロスインタリ
ーブなる信号処理を伴わせるようにしたものであ
る。 ところで、リードソロモン符号の復号つまりエ
ラー訂正はBCH符号のそれと同様になすことが
できる。 今、符号長（ｎ）、情報シンボル（ｋ）個、検
査シンボル（ｎ−ｋ）個からなるリードソロモン
符号について、その復号法を調べてみるものとす
る。但し、上記各シンボルは（ｍ）個の２進ビツ
トつまり2m個の元を有する有限体であるガロア体
GF（2m）の元である。 そして、この場合（ｔ）重エラー訂正リードソ
ロモン符号の生成多項式g(x)は、（α）をガロア体
GF（2m）の原始元として次の(1)式または(2)式のよ
うに表わされる。 g(x)＝（ｘ＋α）（ｘ＋α2）……（ｘ＋α2t）…(1) g(x)＝（ｘ＋α0）（ｘ＋α）……（ｘ＋α2t-1）…(
2) また、送信符号語をC(x)、受信符号語をR(x)で
表わし、且つエラー多項式をE(x)とすると、これ
らの間には次のような関係が成立する。 R(x)＝C(x)＋E(x) …(3) この場合、多項式の係数はガロア体GF（2m）に
含まれており、エラー多項式E(x)はエラーロケー
シヨンおよび値（大きさ）に対応する項だけを含
んでいる。 従つて、位置Xjにおけるエラー値をYjとする
と
E(x)＝〓j YjXj ………(4) となり、該(4)式でΣはエラーのすべての位置にわ
たる総和を意味している。 ここで、シンドロームSiを Si＝Ｒ（αi） 〔但しｉ＝０，１，……2t−１〕 …(5) の如く定義したとすると、上記(3)式より Si＝Ｃ（αi）＋Ｅ（αi） となる。 この場合、C(x)はg(x)で常に割り切れるので Ｃ（αi）＝０ であるから si＝Ｅ（αi） となる。そこで、上記(4)式より
Si＝Ｅ（αi）＝〓j Yj（αi）j ＝〓j YjXi j …(6) と表わすことができる。但しαj＝Xjとおいたもの
で、Xjはαjにおけるエラーロケーシヨンを表わし
ている。 ここで、エラーロケーシヨン多項式σ(x)は、エ
ラー数をｅとして σ(x)＝〓ｉ（ｘ−Xi） ＝xe＋σ1xe-1＋……＋σe ……(7) と定義される。 また、(7)式のσ1〜σeはシンドロームSiとの間で
次のように関係付けられる。 Si+e＋σ1Si+e-1 ＋……σe-1Si+1＋σeSi …(8) つまり、以上のようなリードソロモン符号の復
号手順は () (5)式によりシンドロームSiを計算する。 () (8)式によりエラーロケーシヨン多項式の係
数σ1〜σeを計算する。 () (7)式によりエラーロケーシヨン多項式の根
Xjを求める。 () (6)式によりエラー値Yjを求め、(4)式により
エラー多項式を求める。 () (3)式によりエラー訂正を行なう。 なる（）〜（）の手順に帰着せしめられる。 次に、以上のような復号手順によるエラー訂正
の具体例として、１ブロツクデータに４個の検査
シンボルを用いた場合について説明する。 すなわち、この場合の生成多項式g(x)は g(x)＝（ｘ＋１）（ｘ＋α） （ｘ＋α2）（ｘ＋α3） となり、２重エラーまでの訂正が可能となるもの
であるが、ここではそれを〔Ａ〕，〔Ｂ〕なる二つ
の方式によつた場合について各別に述べるものと
する。 〔方式 Ａ〕 () シンドロームS0〜S3を計算する。 () (8)式をｅ＝１，ｅ＝２について書き直す
と、ｅ＝１の場合には S1＋σ1S0＝０ S2＋σ1S1＝０ S3＋σ1S2＝０ ……(9) となる。また、ｅ＝２の場合には
S2＋σ1S1＋σ2S0＝０ S3＋σ1S2＋σ2S1＝０ ……(10) となる。 ここで、実際の復号器がｅ＝１の場合から動
作を始めるものとすると、先ず連立方程式(9)を
満足する解σ1を求めなければならない。そし
て、この解が存在しなければ、復号器は次にｅ
＝２の場合について連立方程式(10)を満足する解
σ1，σ2を求めなければならない。なお、ここで
も解が得られない場合はｅ≧３とみなすことに
なる。 (9)式の解σ1は σ1＝S1／S0＝S2／S1＝S3／S2 として求め、(10)式の解σ1，σ2は σ1＝S0S3＋S1S2／S1 2＋S0S2，σ2＝S1S3＋S2 2／S1
2＋S0S2 として求める。 () 以上のようにしてエラーロケーシヨン多項
式の係数σiが得られたならば、次に(7)式により
エラーロケーシヨン多項式の根を求める。 先ず、ｅ＝１の場合は σ(x)＝ｘ＋σ1＝０，∴X1＝σ1 となる。また、ｅ＝２の場合は σ(x)＝x2＋σ1x＋σ2＝０ …(11) として、該(11)式にガロア体GF（2m）の元を順次
に代入してその解を求めればよく、今この根を
X1，X2とする。 () エラーロケーシヨン多項式の根が求まつた
なら、次に(6)式によりエラー値Yjを求める。 先ず、ｅ＝１の場合は S0＝Y1 ∴Y1＝S0 となる。また、ｅ＝２の場合は S0＝Y1＋Y2 S1＝Y1X1＋Y2X2 より、 ∴ Y1＝X2S0＋S1／X1＋X2 Y2＝S0＋Y1 () 上述のようにして求めたエラー値Y1，Y2
により訂正を行なう。 ところで、ポインターイレージヤー法等によつ
てエラーロケーシヨンの値を正確に知ることがで
きる場合には、上述した２重エラー訂正用のリー
ドソロモン符号によつて４重エラーまでの訂正が
可能となるものであり、それが後述する〔方式
Ｂ〕である。 〔方式 Ｂ〕 () シンドロームS0〜S3を計算する。 ()，() エラーロケーシヨンを別の検出方法
で知る。 () (6)式によりエラー値を求める。 先ずｅ＝１，ｅ＝２の場合は上述した〔方式
Ａ〕の（）と同様である。 そして、ｅ＝３の場合 S0＝Y1＋Y2＋Y3 S1＝Y1X1＋Y2X3＋Y3X3 S2＝Y1X1 2＋Y2X2 2＋Y3X3 2 を解いて Y1＝（S2＋X3S1）＋X2（S1＋X3S0）／（X1＋X2）（X1
＋X3） Y2＝（S1＋X3S0）＋Y1（X1＋X3）／（X2＋X3） Y3＝S0＋Y1＋Y2 となる。 また、ｅ＝４の場合は
S0＝Y1＋Y2＋Y3＋Y4 S1＝Y1X1＋Y2X2＋Y3X3＋Y4X4 S2＝Y1X1 2＋Y2X2 2＋Y3X3 2＋Y4X4 2 S3＝Y1X1 3＋Y2X2 3＋Y3X3 3＋Y4X4 3 を解いて Y1＝｛（S0X4＋S1）X3＋（S1X4＋S2）｝X2＋（S1X4
＋S2）X3＋（S2X4＋S3）／（X1＋X2）（X1＋X3）（X1＋
X4） Y2＝（S0X4＋S1）X3＋（S1X4＋S2）＋Y1（X1＋X3）
（X1＋X4）／（X2＋X3）（X2＋X4） Y3＝（S0X4＋S1）＋Y1（X1＋X4）＋Y2（X2＋X4）／
（X3＋X4） Y4＝S0＋Y1＋Y2＋Y3 となる。 () 上述のようにして求めたY1〜Y4により訂
正を行なう。 第１図は以上のような原理に基くリードソロモ
ン符号の実際の復号システムでなるエラー訂正回
路を示す概略構成図である。すなわち、入力端
INを介して導かれる被訂正用のデータ（エラー
訂正用としてリードソロモン符号が用いられてい
ることは勿論である）は二分されて、一方が後述
する復号動作の間データバツフア１１に記憶され
ると共に、他方が復号動作をなすためのシンドロ
ーム計算器１２以下に導かれる。 そして、シンドローム計算器１２で計算された
シンドロームはシンドロームバツフア１３に記憶
される。 ここで、シンドロームバツフア１３の出力部に
接続されたオアゲート１４はエラーの有無を指示
するもので、エラーがあると前述したような手順
によつてエラー訂正動作を開始することになる。 つまり、エラーロケーシヨン多項式計算器１５
がエラーロケーシヨン多項式σ(x)の係数を計算し、
エラーロケーシヨン計算器１６がエラーロケーシ
ヨン多項式の根を計算し、エラー値計算器１７が
エラー値を計算し、これらのエラーロケーシヨン
およびエラー値により上記データバツフア１１か
ら出力されるデータを訂正するものである。 ところで、このような復号システムの各計算器
１２，１５，１６，１７は０か否かの検出ならび
に必要な加算、乗算および除算等の代数演算をな
すものであるが、これらについての具体例として
従来第２図に示すように構成されたエラーロケー
シヨン多項式計算器（特公昭56−20575号）が知
られている。 すなわち、第２図において２１はシンドローム
バツフアであつて、シンドロームSiを記憶するた
めのRAMでなり、該シンドロームバツフア２１
にはガロア体GF（2m）の元である各シンドローム
がそれぞれｍビツトの２進形式で記憶される。 また、２２は作業用バツフアであつて、エラー
ロケーシヨン多項式の係数を計算する際に、代数
演算の中間結果および最終結果を記憶するための
RAMでなり、後の演算で使用される部分結果も
該作業用バツフア２２に記憶される。 そして、２３は代数演算の順序を指示する順序
制御装置であつて、上記シンドロームバツフア２
１および作業用バツフア２２に対してアドレスを
供給して適切な記憶位置をアクセスすると共に、
実行された代数演算結果を調べて次の適切な演算
へ分岐せしめるのに供せられる。 さらに、２４，２５はそれぞれガロア体GF
（2m）の元の対数および真数を各別にテーブルの
形式で記憶しているROMでなる対数バツフアお
よび真数バツフアである。 ここで、前者の対数バツフア２４のアドレスは
元αiの２進表示であり、そのエントリーはαを底
とするαの対数すなわちｉであるが、後者の真数
バツフア２５のアドレスｉにおけるエントリーは
αiの２進表示である。 例えばガロア体GF（28）の法多項式F(x)を F(x)＝x8＋x6＋x5＋x4＋１ とすると、その０以外の元はF(x)＝０の根αのべ
き乗またはα0〜α7までの線形結合
7 〓i=0 aiαi （但しai＝０または１） で表わすことができる。 また、この場合a0〜a7までの８個の係数を取り
出して２進ベクトルとして表わすこともできる。 例えば α1＝０・α0＋１・α1＋0α2＋０・α3＋０・α4＋
０・α5＋０・α6＋０・α7 ＝（01000000） α7＝０・α0＋……＋０・α6＋１・α7 ＝（00000001） α8＝１＋α4＋α5＋α6 ＝（10001110） α9＝α・α8＝α＋α5＋α6＋α7 ＝（01000111） の如くであり、これら以外の元も同様にしてベク
トル表示することができる。 そして、この場合対数テーブルのアドレス（１
〜255）は元αiの８ビツトの２進ベクトル表示で
あり、対応するエントリは指数ｉの２進表示であ
る。 また、真数テーブルは指数ｉをアドレスに用
い、エントリはαiの２進ベクトル表示である。 次に、第２図のエラーロケーシヨン多項式計算
器による実際の代数演算を各別に説明する。 (1) 加算 元αiおよびαjを加算する場合には、これら２つ
の元がＡレジスタ２０およびＢレジスタ２６を介
してエクスクルシブオアゲート２７により各ビツ
ト毎に排他的な論理和をとる。これによつて得ら
れる上記２つの元の和の結果はＣレジスタ１９を
介して上記作業用バツフア２２に転送される。 (2) ０であるか否かの検出 元αiが０であるか否かを調べる場合には、元αi
がＨレジスタ２８を介してオアゲート２９により
論理和がとられる。この結果はＭレジスタ３０を
介して上記作業用バツフア２２に転送される。こ
の場合、Ｍレジスタ３０の内容は元αiが０のとき
のみ０になる。 (3) 乗算 元αiおよびαjを乗算する場合には、先ずこれら
２つの元が０であるか否かが調べられる。若し、
いずれか一方の元が０であれば、実際に乗算する
までもなく、乗算結果は０である。しかるに、両
方とも０でない場合には、これらの元は上記対数
バツフア２４用のアドレスレジスタ３１に順次に
ロードされる。そして、対数バツフア２４からの
出力ｉおよびｊはＤレジスタ３２およびＥレジス
タ３３を介して１の補数加算器３４により、28−
１を法として１の補数加算が行なわれる。これに
よつて得られる結果（ｉ＋ｊ）＝ｔ mod（28−
１）はＬレジスタ３５を介して上記真数バツフア
２５用のアドレスレジスタ３６にロードされる。
この場合、真数バツフア２５のアドレス入力がｔ
であれば、その出力αtが乗算結果としてＧレジス
タ３７を介して上記作業用バツフア２２に転送さ
れる。 (4) 除算 元αjによるαiの除算（αi／αj）は基本的には上
記(3)の乗算の場合と同様であるが、上記Ｅレジス
タ３３の内容を上記Ｄレジスタ３２の内容から減
算せしめる点で異なつている。つまり、Ｅレジス
タ３３にある元αjの対数が補数化器３８により補
数化されてＦレジスタ３９を介して上記１の補数
加算器３４に送るようにした点である。そして、
以下(3)の乗算の場合と同様に処理されるものであ
るが、この場合真数バツフア２５の出力が求める
除算の結果つまり商となつているものである。 〔背景技術の問題点〕 しかしながら、以上のような従来のエラー訂正
回路は、そのエラーロケーシヨン多項式計算器に
おける代数演算のうち乗算および除算用として対
数バツフアおよび真数バツフアを必要とするもの
であるが、このために用いられるROM等のメモ
リ容積が膨大なものになるので、LSI化が阻害さ
れて大容量のメモリを外付けしなければならない
という不具合を生じていた。 これは、前述した例の如く１シンボル８ビツト
とした場合で255×８ビツト＝2040ビツトの
ROMが２つ必要になり合計4080ビツトにもなる
ことからして容易に窺い知れるところである。 つまり、従来より知られているガロア体におけ
る乗算装置および除算装置はそれらの元の対数お
よび真数を各別にテーブルの形式で記憶している
大容量メモリでなる対数バツフアや真数バツフア
を必要とするので、それだけエラー訂正回路全体
としての構成が複雑化して高価格につくという問
題を有していた。 〔発明の目的〕 そこで、この発明は以上のような点に鑑みてな
されたもので、特に大容量のメモリを必要とする
対数バツフアを用いることなくエラーロケーシヨ
ンやエラーパターンを得るに非要なガロア体にお
ける乗算や除算をなし得るようにし、以つて構成
の簡易化ならびに低価格化に寄与し得るようにし
た極めて良好なるエラー訂正回路を提供すること
を目的としている。 〔発明の概要〕 すなわち、この発明によるエラー訂正回路は、
ガロア体における乗算装置が比較的簡単に構成し
得るのを利用して、除数を逆数に変換して被除数
に乗算せしめる如くした乗算処理でエラーパター
ンを得るに必要なガロア体における除算がなし得
るようにハード化したもので、この際に除数を逆
数に変換する過程をエラーロケーシヨンを得るに
必要な演算過程時に同時に遂行し得るように構成
することにより、処理時間の短縮化を図り得るよ
うにした点に特徴を有している。 〔発明の実施例〕 先ず、この発明が適用される光学式（CD形）
デジタルオーデイオデイスク（DAD）再生装置
の概要について説明する。 すなわち、第３図に示すようにデイスクモータ
１１１によつて回転駆動されるターンテーブル１
１２上に装着されたデイスク１１３は光学式ピツ
クアツプ１１４によつて再生される。この場合、
光学式ピツクアツプ１１４は半導体レーザ１１４
ａからの出射光をビームスプリツター１１４ｂ、
対物レンズ１１４ｃを介してデイスク１１３の信
号面に照射し、該デイスク１１３に所定の
（EFM）変調およびインタリーブを伴つた形態で
記録されている再生すべきオーデイオ信号のデジ
タル（PCM）化データに対応したピツト（反射
率の異なる凹凸）からの反射光を対物レンズ１１
４ｃ、ビームスプリツター１１４ｂを介して４分
割フオトデテクタ１１４ｄに導き、該４分割フオ
トデテクタ１１４ｄで光電変換された４つの再生
信号を外部に出力可能になされているもので、自
からはピツクアツプ送りモータ１１５によつてデ
イスク１１３の半径方向に直線駆動される。 そして、４分割フオトデテクタ１１４ｄからの
４つの再生信号はマトリクス回路１１６に供給さ
れて所定のマトリクス演算処理が施されることに
より、フオーカスエラー信号Ｆ、トラツキングエ
ラー信号および高周波信号RFに分離される。 このうち、フオーカスエラー信号Ｆはフオーカ
スサーチ回路１１０からのフオーカスサーチ信号
と共に、前記光学式ピツクアツプ１１４のフオー
カスサーボ系FSを駆動するのに供せられる。 また、トラツキングエラー信号Ｔは後述するシ
ステムコントローラ１１７を介して与えられるサ
ーチ制御信号と共に、前記光学式ピツクアツプ１
１４のトラツキングサーボ系TSを駆動するのに
且つ前記ピツクアツプ送りモータ１１５を（リニ
アトラツキング）制御するのに供せられる。 そして、残る高周波信号RFが主再生信号成分
として再生信号処理系１１８に供される。すなわ
ち、この再生信号処理系１１８は先ず再生信号を
スライスレベル（アイパターン）検出器１１９に
よつて制御される波形整形回路１２０に導いて不
要なアナログ成分と必要とするデータ成分を分離
し、データ成分のみをPLL型でなる同期クロツ
ク再生回路１２１および第１の信号処理系１２２
のエツジ検出器１２２ａに供給する。 ここで、同期クロツク再生回路１２１からの同
期クロツクはデータ復調用として第１の信号処理
系１２２における同期信号分離用クロツク生成回
路１２２ｂに導かれて同期信号分離用クロツクを
生成するのに供せられる。 一方、上記エツジ検出器１２２ａを通つた再生
信号は同期信号検出器１２２ｃに導かれて上記同
期信号分離用クロツクにより同期信号が分離され
ると共に、復調回路１２２ｄに導かれて（EFM）
復調される。 このうち、同期信号は同期信号保護回路１２２
ｅを介して誤動作が生じないように保護された状
態で、上記同期信号分離用クロツクと共に入力デ
ータ処理用タイミング信号生成回路１２２ｆに導
かれる。 また、復調信号はデータバス入出力制御回路１
２２ｇを介して後述する第２の信号処理系１２３
の入出力制御回路１２３ａに供給されると共に、
そのうちのサブコードであるコントロール信号お
よび表示信号成分がコントロール表示処理回路１
２２ｈおよびサブコード処理回路１２２ｉに導か
れる。 そして、サブコード処理回路１２２ｉで必要な
エラー検出および訂正が施されたサブコードデー
タはシステムコントローラ用インターフエイス回
路１２２ｑを介してシステムコントローラ１１７
に供給される。 ここで、システムコントローラ１１７はマイク
ロコンピユータ、インタフエイス回路およびドラ
イバ用集積回路等を有してなり、コントロールス
イツチ１２４からの指令信号によりDAD再生装
置を所望の状態に制御すると共に、上述のサブコ
ード（例えば再生曲のインデツクス情報）を表示
器１２５に表示せしめるのに供せられている。 なお、上記入力データ処理用タイミング信号生
成回路１２２ｆからのタイミング信号はデータセ
レクト回路１２２ｊを介して上記データバス入出
力制御回路１２２ｇを制御するのに供せられると
共に、周波数検出器１２２ｋおよび位相検出器１
２２ｌならびにPWM変調器１２２ｍを介して上
記デイスクモータ１１１を線速度一定（CLV）
方式で駆動するための自動周波数制御（AFC）
および自動位相制御（APC）に供せられている。 この場合、位相検出器１２２ｌにはクリスタル
発振器１２２ｎからの発振信号に基いて動作する
システムクロツク生成回路１２２ｐからのシステ
ムクロツクが供給されている。 そして、第２の信号処理回路１２３の入出力制
御回路１２３ａを通つた復調データはエラー検出
および訂正または補正用のシンドローム検出器１
２３ｂエラーポインタ制御回路１２３ｃ、訂正回
路１２３ｄおよびデータ出力回路１２３ｅを介し
て必要なエラー訂正、デインタリーブ、エラー補
正等の処理を受けてデジタル―アナログ（Ｄ／
Ａ）変換器１２６に導出される。 この場合、外部メモリ制御回路１２３ｆは上記
データセレクト回路１２２ｊと共働して訂正に必
要なデータが書き込まれている外部メモリ１２７
を制御することにより、上記入出力制御回路１２
３ａを介して訂正に必要なデータを取り込む如く
なされている。 また、タイミングコントロール回路１２３ｇは
前記システムロツク生成回路１２２ｐからシステ
ムクロツクに基いてエラー訂正および補正ならび
にＤ／Ａ変換に必要なタイミングコントロール信
号を供給する如くなされている。 また、ミユーテイング（検出）制御回路１２３
ｈは上記エラーポインタ制御回路１２３ｃからの
出力またはシステムコントローラ１１７を介して
与えられるコントロール信号に基いてエラー補正
時およびDAD再生装置の動作開始、終了時等に
必要となる所定のミユーテイング制御をなすのに
供せられている。 そして、上記Ｄ／Ａ変換器１２６でアナログ信
号に戻されたオーデイオ信号はローパスフイルタ
１２８、増幅器１２９を介してスピーカ１３０を
奏鳴するのに供せられる。 次に、以上のようなDAD再生装置に適用され
たこの発明に係るエラー訂正回路について説明す
る。 先ず、この発明に係るエラー訂正回路の原理に
ついて述べると、例えばガロア体GF（28）におけ
る２重訂正BCH符号は多項式表現した場合 U0，U1，U2…Un-1，P0，P1，P2，P3 …(21) の如く表わされる。但し、U0〜Un-1は情報シン
ボルで、１シンボルが８ビツトのものがｍ個まと
められているものとする。また、P0〜P3はパリ
テイシンボルで、上記ｍ個の情報シンボルに４個
分のパリテイシンボルが付加されているものとす
る。 つまり、（21）式の表現はパリテイシンボルを
情報シンボルと訂正上同一視し得ることによるも
ので、これは Wn+3，Wn+2，Wn+1……W3，W2，W1，W0
…(22) の如く書き換えられる。 これによつて、送信多項式F(x)は F(x)＝Wn+3xm+3＋Wn+2xm+2 ＋…＋W1x＋W0 …(23) の如く表わすことができ、且つ受信多項式F(x)′は F(x)′＝Wn+3′xm+3＋Wn+2′xm+2 ＋…＋W1′x＋W0 …(24) の如く表わすことができる。 ここで、ガロア体GF（28）の生成多項式G(x)の
１根をαとすると、上記F(x)は２重訂正BCH符号
において、１，α，α2，α3の４根を有することに
なるから
Ｆ(1)＝n+3 〓i=0 Wi＝０ Ｆ（α）＝n+3 〓i=0 Wi（α2）i＝０ Ｆ（α2）＝n+3 〓i=0 Wi（α2）i＝０ Ｆ（α3）＝n+3 〓i=0 Wi（α3）i＝０ ………(25) の如くなる。 つまり、送信側では上記（22）式を満足し得る
ようにパリテイシンボルを決定して伝送するもの
であるが、受信側では伝送系の介在によつて必ず
しもそのままの形で受信し得ないのをエラーとし
て訂正するものである。 この場合、上述した２重訂正BCH符号によれ
ば、合計ｍ＋４個のシンボル中、２個までのシン
ボルエラーを訂正することが可能となる。 今、上記受信多項式中Wi′とWj′との２個のシ
ンボルにエラーを起こして Wi′＝Wi＋ei Wj′＝Wj＋ej になつたとする。この場合、W′iとW′j以外のシン
ボルにはエラーがなく W′k＝Wk
（但しｋ＝０〜ｍ＋４ ｋ≠ｉ，ｋ≠ｊ） で表わされるものとする。 ここで、受信多項式F′(x)について送信時と同様
に１，α，α2，α3を代入してみると
F′(1)＝ei＋ej＝S0 F′（α）＝eiαj＋ejαj＝S1 F′（α2）＝eiα2i＋ejα2j＝S2 F′（α3）＝eiα3i＋ejα3i＝S3 ……(26) のようになる。 ここで、S0〜S3はシンドロームと称されるもの
で、２個のシンボルエラーの場合には（26）式の
情報内容を有していることになる。 ところで、BCH符号理論において２重訂正の
場合は前述したようなエラーロケーシヨン多項式
を用いる方法があり、これは σ1＝αi＋αj＝S0S3＋S1S2／S1 2＋S0S2…(27) σ2＝αiαj＝S1S3＋S2 2／S1 2＋S0S2 …(28) f(x)＝x2＋σ1x＋σ2 …(29) の如くである。 つまり、（27），（28）式でシンドロームS0〜S3
によつてσ1とσ2とを求めて（29）式に代入するも
のであるが、この場合（29）式のｘについてはα0
〜αm+3まで順に代入するものとする。 ここで、（29）式はαiとαjでf(x)＝０となる筈で
あるから、f(x)＝０となる点を求めれば、２個の
エラーロケーシヨンを求めることができるように
なる。 次に、エラーパターンを求める方法は判明して
いるαiとαjより、上記（26）式を用いて ei＝S0αj＋S1／αi＋αj …(30A) ej＝S0＋ei …(30B) の如く遂行することができる。 ところで、このようなエラーロケーシヨン（多
項式）ならびにエラーパターンを求める際に必要
となるガロア体における乗算や除算を前述したよ
うな大容量メモリを用いることなくハード的な構
成でなし得るようにすることにこの発明の狙いが
ある。 しかるに、この場合大容量のメモリを用いない
で、g(x)を生成多項式とするガロア体における乗
算および除算をなすにしても乗算が例えば後述す
るようにして比較的簡単になし得るものの、除算
はやはり困難であるので、でき得る限り除算を減
少した方が望ましい。 そこで、次に上述したエラーロケーシヨンおよ
びエラーパターンを求める方法について除算を減
少する方向で展開してみる。 先ず、エラーロケーシヨン（多項式）の生成に
ついてであるが、上記（27），（28）式についてそ
れぞれの右辺の分母が等しいから
Sa＝S1 2＋S0S2 Sb＝S0S3＋S1S2 Sc＝S1S3＋S2 2 ……(31) のようにおくと、（27），（28）式は σ1＝αi＋αj＝Sb／Sa …(32) σ2＝αiαj＝Sc／Sa …(33) の如くなる。この（32），（33）式を（29）式に代
入すると f(x)＝x2＋Sb／Saｘ＋Sc／Sa …(34) となる。 そして、この（34）式はｘにα0〜αm+3までを代
入してf(x)＝０となることをチエツクすればエラ
ーロケーシヨンが求まるのであるから、これを次
のように変形して f(x)＝Saf(x)＝Sax2＋Sbｘ＋Sc …(35) としても、該f′(x)にα0〜αm+3を代入してやること
によりf′(x)＝０となる点でαiとαjとが求まること
になる筈である。 つまり、このようにしてエラーロケーシヨン多
項式を求める際には除算をなくすことが可能とな
る。 次に、エラーパターンの生成についてである
が、上記（30A）式でeiを求める際に必要となる
除算S0αi＋S1／αi＋αjについて、分母（除数）であ
るαi ＋αjの逆数（αi＋αj）-1が予め判明していれば、そ
れを分子（被除数）に乗算せしめる如くした ei＝（S0αi＋S1）（αi＋αj）-1 …(30A′) なる乗算に帰着せしめることが可能となる。 そこで、次に上記逆数（αi＋αj）-1を求める方
法についてみてみると、上記（35）式に（32）式
を入れると f′(x)＝Sax2＋Saαi＋αj）ｘ＋Sc …(36) となる。そして、かかる（36）式のｘにα0〜αM+3
まで代入する操作が上記エラーロケーシヨンを求
めるのに必要であることになるが、このα0〜αn+3
までを代入する間に該（36）式の Sa（αi＋αj）ｘなる項に着眼して Sa（αi＋αj）ｘ＝αr …(37) となるｘを求める操作をしてやる。 具体的には、今、ｍ＝28とすると、（37）式の
ｘにはα0〜α31まで代入されることになるが、ガ
ロア体GF（28）では α28-1＝α255＝１ が最大で、この場合α0〜α254の巡回符号となるか
らα0〜α254までしか扱うことはない。 そして、今α0〜α31まで代入してみるのである
から、７＜255／32＜８からα32m→α-32m（但しｍ
＝０，１…７）までの逆数データ８個を下表のよ
うにコード化しておくものとする。
従つて、以上詳述したようにこの発明によれ
ば、等に大容量のメモリを必要とする対数バツフ
アや真数バツフアを用いることなくエラーロケー
シヨンやエラーパターンを得るに必要なガロア体
における乗算や除算をなし得るようにし、以つて
構成の簡易化ならびに低価格化に寄与し得るよう
に改良した極めて良好なるエラー訂正回路を提供
することが可能となる。
ば、等に大容量のメモリを必要とする対数バツフ
アや真数バツフアを用いることなくエラーロケー
シヨンやエラーパターンを得るに必要なガロア体
における乗算や除算をなし得るようにし、以つて
構成の簡易化ならびに低価格化に寄与し得るよう
に改良した極めて良好なるエラー訂正回路を提供
することが可能となる。
第１図はリードソロモン符号の復号システムで
なるエラー訂正回路を示す概略構成図、第２図は
従来のエラーロケーシヨン多項式計算器を示す構
成図、第３図はこの発明が適用されるDAD再生
装置の概要を示す構成図、第４図はこの発明の一
実施例を示す要部の構成図、第５図は第４図の動
作の具体例を説明するためのタイミングチヤー
ト、第６図は第４図の演算ユニツト部に備えられ
る乗算装置の具体例を示す構成図、第７図は第６
図の動作の具体例を説明するためのタイミングチ
ヤート、第８図、第９図は第６図のα乗算回路、
α2乗算回路の具体例を示す構成図である。 ４０…入力バス、４１…シンドローム生成器、
４２Ａ，４２Ｂ…転送バス、４３…メモリ、４４
…演算ユニツト、４５Ａ〜４５Ｃ…レジスタ、４
６Ａ〜４６Ｈ…ラツチ回路、４７Ａ…α乗算レジ
スタ、４７Ｂ…α2乗算レジスタ、４７Ｃ…r4レジ
スタ、４８Ａ，４８Ｂ…加算回路、４９…零検出
器、５０…ゲート回路。
なるエラー訂正回路を示す概略構成図、第２図は
従来のエラーロケーシヨン多項式計算器を示す構
成図、第３図はこの発明が適用されるDAD再生
装置の概要を示す構成図、第４図はこの発明の一
実施例を示す要部の構成図、第５図は第４図の動
作の具体例を説明するためのタイミングチヤー
ト、第６図は第４図の演算ユニツト部に備えられ
る乗算装置の具体例を示す構成図、第７図は第６
図の動作の具体例を説明するためのタイミングチ
ヤート、第８図、第９図は第６図のα乗算回路、
α2乗算回路の具体例を示す構成図である。 ４０…入力バス、４１…シンドローム生成器、
４２Ａ，４２Ｂ…転送バス、４３…メモリ、４４
…演算ユニツト、４５Ａ〜４５Ｃ…レジスタ、４
６Ａ〜４６Ｈ…ラツチ回路、４７Ａ…α乗算レジ
スタ、４７Ｂ…α2乗算レジスタ、４７Ｃ…r4レジ
スタ、４８Ａ，４８Ｂ…加算回路、４９…零検出
器、５０…ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ それぞれｍビツトからなるＭ個の情報シンボ
ルと４個の検査シンボルを含み ｇ（ｘ）＝（ｘ＋１）（ｘ＋α） （ｘ＋α2）（ｘ＋α3） なる生成多項式（但しαはガロア体GF（2m）の原
子元）で定義される二重エラー訂正用BCHコー
ドを受けて ｆ（ｘ）＝x2＋σ1x＋σ2 なるエラーロケシヨン多項式の根を解くことによ
り、上記二重エラー訂正用BCHコード中のエラ
ーを訂正するエラー訂正回路であつて、 上記二重エラー訂正用BCHコードを記憶する
記憶手段と、 上記二重エラー訂正用BCHコードから４個の
シンドロームS0，S1，S2およびS3を生成するシン
ドローム生成手段と、 (イ)それぞれ Sa＝S1 2＋S0S2 Sb＝S0S3＋S1S2 Sc＝S1S3＋S2 2 で与えられる３個のシンドロームSa，Sbおよび
Scを得るために上記４個のシンドロームS0，S1，
S2およびS3を乗算し且つ加算する第１の乗算・加
算手段、(ロ)上記エラーロケーシヨン多項式を変換
することによつて得られる f′（ｘ）＝Saf（ｘ）＝Sax2＋Sbx＋Sc なる多項式中のｘについてα0〜αM+3を置換するこ
とによつて乗算および加算を遂行するもので、 σ1＝Sb／Sa＝αi＋αj σ2＝Sc／Sa＝αiαj なる２重エラー訂正BCHコードの訂正理論に基
いた上記エラーロケーシヨン多項式ｆ（ｘ）の係
数σ1，σ2と上記３個のシンドロームSa，Sbおよ
びScとの関係を利用して２個の積Sa・α2とSb・
αおよび和Saα2＋Sbα＋Scを得る第２の乗算・
加算手段、(ハ)上記変換式f′（ｘ）を満足するαiおよ
びαjを検出するαi，αj検出手段、(ニ)上記αiとαj
と
を加算し且つ乗算することによつてエラーロケー
シヨンを決定する上記係数σ1，σ2を算出する第３
の乗算・加算手段とを含むエラーロケーシヨン算
出手段と、 上記αiとαjとに基づいて第１のエラーパターン
eiを得るために、 e1＝Soαj＋S1／αi＋αj なる除算から変形される。 e1＝（Soαj＋S1）（αi＋αj）-1 なる乗算を遂行すると共に、第２のエラーパター
ンejを得るために ej＝So＋ei なる加算を遂行する第４の乗算・加算手段と、 上記係数σ1，σ2とエラーパターンei，ejとに従
つて、上記記憶手段に記憶された上記二重エラー
訂正用BCHコード中のエラーを訂正する訂正手
段とを具備し、 上記第４の乗算・加算手段が上記第１のエラー
パターンe1を得るために用いられる逆数成分（αi
＋αj）-1を （αi＋αj）-1＝Sa・αq・α-(M+4)m なる乗算によつて算出する〈但しαqはSa（αi＋αj）
ｘ＝α(M+4)mを満足するｘの値である〉もので、 α(M+4)m：α-(M+4)mなるテーブルを形成する
2m-1／Ｍ＋４個のゲートを有するゲート回路と、 上記ゲート回路に記憶されているα-(M+4)mを上
記第２の乗算・加算回路からの出力であるSbαに
一致させてラツチする と共に、上記第２の乗算
回路からSbが出力されたときαqデータとしてα0
−αM+3をラツチするラツチ回路と、 α-(M+4)m，Saおよびαqとを乗算する手段とを含
んでなることを特徴とするエラー訂正回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102816A JPS58219852A (ja) | 1982-06-15 | 1982-06-15 | エラ−訂正回路 |
| US06/430,002 US4498175A (en) | 1982-06-15 | 1982-09-30 | Error correcting system |
| DE8282109564T DE3278677D1 (en) | 1982-06-15 | 1982-10-15 | Error correcting system |
| EP82109564A EP0096109B1 (en) | 1982-06-15 | 1982-10-15 | Error correcting system |
| KR8301106A KR860000903B1 (en) | 1982-06-15 | 1983-03-18 | Error correction system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102816A JPS58219852A (ja) | 1982-06-15 | 1982-06-15 | エラ−訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219852A JPS58219852A (ja) | 1983-12-21 |
| JPS638651B2 true JPS638651B2 (ja) | 1988-02-24 |
Family
ID=14337550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102816A Granted JPS58219852A (ja) | 1982-06-15 | 1982-06-15 | エラ−訂正回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4498175A (ja) |
| EP (1) | EP0096109B1 (ja) |
| JP (1) | JPS58219852A (ja) |
| KR (1) | KR860000903B1 (ja) |
| DE (1) | DE3278677D1 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3484455D1 (de) * | 1983-09-06 | 1991-05-23 | Toshiba Kawasaki Kk | Fehlerkorrekturschaltung. |
| US4637021A (en) * | 1983-09-28 | 1987-01-13 | Pioneer Electronic Corporation | Multiple pass error correction |
| US4584686A (en) * | 1983-12-22 | 1986-04-22 | Optical Storage International | Reed-Solomon error correction apparatus |
| JPH0680491B2 (ja) * | 1983-12-30 | 1994-10-12 | ソニー株式会社 | 有限体の演算回路 |
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| JPS6113715A (ja) * | 1984-06-28 | 1986-01-22 | Mitsubishi Electric Corp | ２段符号化された符号の復号装置 |
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| US4747103A (en) * | 1985-03-21 | 1988-05-24 | Canon Kabushiki Kaisha | Signal processing apparatus for correcting decoding errors |
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| JPH0728227B2 (ja) * | 1985-06-07 | 1995-03-29 | ソニー株式会社 | Ｂｃｈ符号の復号装置 |
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| DE3752367T2 (de) * | 1986-09-30 | 2004-02-19 | Canon K.K. | Fehlerkorrekturgerät |
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| JPS63186338A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | 誤り訂正回路 |
| JP2532917B2 (ja) * | 1988-04-20 | 1996-09-11 | 三洋電機株式会社 | デ―タ誤り検出回路 |
| US5107507A (en) * | 1988-05-26 | 1992-04-21 | International Business Machines | Bidirectional buffer with latch and parity capability |
| JP2887291B2 (ja) | 1989-08-30 | 1999-04-26 | 株式会社ジェイエスピー | ポリオレフィン系樹脂発泡粒子の製造方法 |
| JPH03182122A (ja) * | 1989-12-11 | 1991-08-08 | Sony Corp | 有限体の除算回路 |
| KR940001147B1 (ko) * | 1991-03-20 | 1994-02-14 | 삼성전자 주식회사 | 부분체 GF(2^m/2)을 이용한 GF(2^m)상의 연산방법 및 장치 |
| US5313474A (en) * | 1991-07-26 | 1994-05-17 | Qlogic Corporation | Method and apparatus to determine the log of an element in GF(2m) with the help of a small adjustable size table |
| JP2824474B2 (ja) * | 1992-02-17 | 1998-11-11 | 三菱電機株式会社 | 誤り訂正方式及びこの誤り訂正方式を用いた復号器 |
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