JPS6230653B2 - - Google Patents
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- Publication number
- JPS6230653B2 JPS6230653B2 JP57169137A JP16913782A JPS6230653B2 JP S6230653 B2 JPS6230653 B2 JP S6230653B2 JP 57169137 A JP57169137 A JP 57169137A JP 16913782 A JP16913782 A JP 16913782A JP S6230653 B2 JPS6230653 B2 JP S6230653B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- direct
- memory
- addressing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピユータのページアド
レス指定時のメモリアドレス制御装置に関するも
のである。
レス指定時のメモリアドレス制御装置に関するも
のである。
従来例の構成とその問題点
マイクロコンピユータの設計において、命令効
率の向上は一つの大きな課題である。命令効率の
向上とは、ある制御の実行を小容量のプログラム
で記述することを言う。即ち命令体系が冗長の少
ないものとなつておれば、効率のよい命令体系で
あると言える。勿論、応用分野によつて命令の効
率は大きく変化するわけであるが、本発明は比較
的小規模の制御を応用対象としたマイクロコンピ
ユータのメモリ直接アドレス方法を示す。
率の向上は一つの大きな課題である。命令効率の
向上とは、ある制御の実行を小容量のプログラム
で記述することを言う。即ち命令体系が冗長の少
ないものとなつておれば、効率のよい命令体系で
あると言える。勿論、応用分野によつて命令の効
率は大きく変化するわけであるが、本発明は比較
的小規模の制御を応用対象としたマイクロコンピ
ユータのメモリ直接アドレス方法を示す。
直接アドレス指定とは、メモリの演算オペラン
ドアドレスを命令語の中に記述するアドレス方式
である。従来、直接アドレスモードにおけるアド
レス指定は、オペランドアドレスを完全に命令語
に含ませるか、又は特定のページ（メモリの上位
アドレス部によつて指定されるメモリブロツクを
ページと言う）に対してのみ有効な命令語を設け
るかであつた。たとえば、64K語のメモリ空間を
アクセスするためには、16ビツトのアドレスが必
要であり、プログラムの操作するRAM領域が小
さい場合にも、従来の例では直接アドレス指定時
には16ビツトでアドレス指定していた。又例え
ば、０番地から255番地を０ページとして、０ペ
ージだけアクセスする限定をつけて、８ビツトの
みで直接アドレス指定する方法も従来行なわれて
いる。これは、メモリ領域を限定し、命令効率の
向上を追求したものであるが、メモリ領域の限定
によつて応用適用分野が狭くなることがある。
ドアドレスを命令語の中に記述するアドレス方式
である。従来、直接アドレスモードにおけるアド
レス指定は、オペランドアドレスを完全に命令語
に含ませるか、又は特定のページ（メモリの上位
アドレス部によつて指定されるメモリブロツクを
ページと言う）に対してのみ有効な命令語を設け
るかであつた。たとえば、64K語のメモリ空間を
アクセスするためには、16ビツトのアドレスが必
要であり、プログラムの操作するRAM領域が小
さい場合にも、従来の例では直接アドレス指定時
には16ビツトでアドレス指定していた。又例え
ば、０番地から255番地を０ページとして、０ペ
ージだけアクセスする限定をつけて、８ビツトの
みで直接アドレス指定する方法も従来行なわれて
いる。これは、メモリ領域を限定し、命令効率の
向上を追求したものであるが、メモリ領域の限定
によつて応用適用分野が狭くなることがある。
発明の目的
本発明は、２つの直接アドレス指定制御フラツ
グを新たに導入し、直接アドレスによつて演算オ
ペランドを指定する命令の語長を短くするととも
に、大きなアドレス空間をもアクセス可能とする
メモリアドレス制御装置を提供することを目的と
するものである。
グを新たに導入し、直接アドレスによつて演算オ
ペランドを指定する命令の語長を短くするととも
に、大きなアドレス空間をもアクセス可能とする
メモリアドレス制御装置を提供することを目的と
するものである。
発明の構成
上記目的を達成するために、本発明は、上位ア
ドレスレジスタと下位アドレスレジスタとからな
るレジスタ間接指定用のためのレジスタを有し、
命令語に記述された直接アドレス指定部によつて
メモリアドレスの下位アドレスを定め、メモリア
ドレスの上位アドレスを特定アドレスとするか、
前記上位アドレスレジスタの内容とするかを選択
指定する第１のフラツグと、前記と同一の命令語
に対して、メモリアドレスの下位アドレスを前記
下位アドレスレジスタの内容とし、メモリアドレ
スの上位アドレスを命令語に記述された直接アド
レス指定部を選択する第２のフラツグを有し、前
記第１のフラツグと第２のフラツグはフラツグ操
作命令によつて制御可能とした構成にしたもので
ある。
ドレスレジスタと下位アドレスレジスタとからな
るレジスタ間接指定用のためのレジスタを有し、
命令語に記述された直接アドレス指定部によつて
メモリアドレスの下位アドレスを定め、メモリア
ドレスの上位アドレスを特定アドレスとするか、
前記上位アドレスレジスタの内容とするかを選択
指定する第１のフラツグと、前記と同一の命令語
に対して、メモリアドレスの下位アドレスを前記
下位アドレスレジスタの内容とし、メモリアドレ
スの上位アドレスを命令語に記述された直接アド
レス指定部を選択する第２のフラツグを有し、前
記第１のフラツグと第２のフラツグはフラツグ操
作命令によつて制御可能とした構成にしたもので
ある。
実施例の説明
以下本発明の一実施例を図面に基づいて説明す
る。第１図は本発明のメモリアドレス指定モード
の一例を説明するものである。メモリアドレスレ
ジスタとして、Ｈ及びＬレジスタがある。Ｈは上
位アドレスレジスタ、Ｌは下位アドレスレジスタ
である。以後の説明では、Ｈ，Ｌレジスタはそれ
ぞれ８ビツトのレジスタであるとする。
る。第１図は本発明のメモリアドレス指定モード
の一例を説明するものである。メモリアドレスレ
ジスタとして、Ｈ及びＬレジスタがある。Ｈは上
位アドレスレジスタ、Ｌは下位アドレスレジスタ
である。以後の説明では、Ｈ，Ｌレジスタはそれ
ぞれ８ビツトのレジスタであるとする。
第１図ａはいわゆるレジスタ間接アドレス指定
モードを示すものである。すなわち、（Ｈ，Ｌ）
で指定されたメモリの内容がオペランドとなる。
モードを示すものである。すなわち、（Ｈ，Ｌ）
で指定されたメモリの内容がオペランドとなる。
第１図ｂ及びｃは直接アドレス指定モードにお
けるアドレスを示すものである。ｂとｃの相異点
は、上位アドレス部がｂの場合は、“０”となつ
ており、ｃの場合は、上位アドレス部がＨレジス
タで指定されることである。別の言い方をすれ
ば、ｂは特定ページ中の直接アドレス指定モード
であり、ｃは任意ページ中の直接アドレス指定モ
ードである。
けるアドレスを示すものである。ｂとｃの相異点
は、上位アドレス部がｂの場合は、“０”となつ
ており、ｃの場合は、上位アドレス部がＨレジス
タで指定されることである。別の言い方をすれ
ば、ｂは特定ページ中の直接アドレス指定モード
であり、ｃは任意ページ中の直接アドレス指定モ
ードである。
第１図ｄは上位アドレス部が直接アドレスによ
つて指定され、下位アドレス部はレジスタＬによ
つて指示されるアドレスモードである。このモー
ドの使い方は後で説明する。
つて指定され、下位アドレス部はレジスタＬによ
つて指示されるアドレスモードである。このモー
ドの使い方は後で説明する。
本発明のポイントは、直接アドレス指定モード
において、第１図ｂ，ｃ及びｄにおいて同一の命
令語を使いアドレス指定を識別制御するため、２
つの直接アドレス制御フラツグDFA及びDFBを導
入することにある。例えば第１図ｂの場合は
（DFA，DFB）＝（１，０）、第１図ｃの場合は、
（DFA，DFB）＝（０，０）、第１図ｄの場合は
（DFA，DFB）＝（０，１）と制御される。
において、第１図ｂ，ｃ及びｄにおいて同一の命
令語を使いアドレス指定を識別制御するため、２
つの直接アドレス制御フラツグDFA及びDFBを導
入することにある。例えば第１図ｂの場合は
（DFA，DFB）＝（１，０）、第１図ｃの場合は、
（DFA，DFB）＝（０，０）、第１図ｄの場合は
（DFA，DFB）＝（０，１）と制御される。
第２図は本発明によるレジスタ間接及び直接ア
ドレス指定モードを有するロード命令Ｌの命令語
構成を示す。第２図ａはレジスタ間接アドレス指
定モードの、第２図ｂは直接アドレス指定モード
の命令語構成である。ロード命令におけるアドレ
スモードの識別は、１語目の最下位ビツト
（LSB）によつて行なわれる。第２図ｂの直接ア
ドレス指定モードにおいては、DFA及びDFBの状
態によつて、第１図のｂ，ｃ，ｄの如くアドレス
指定制御される。
ドレス指定モードを有するロード命令Ｌの命令語
構成を示す。第２図ａはレジスタ間接アドレス指
定モードの、第２図ｂは直接アドレス指定モード
の命令語構成である。ロード命令におけるアドレ
スモードの識別は、１語目の最下位ビツト
（LSB）によつて行なわれる。第２図ｂの直接ア
ドレス指定モードにおいては、DFA及びDFBの状
態によつて、第１図のｂ，ｃ，ｄの如くアドレス
指定制御される。
第３図に第１図ｄの直接アドレスモードの一使
用例を示す。メモリの各ページの対応するアドレ
ス、たとえば０ページのα番地に対し、１ページ
のα＋256番地、２ページのα＋512番地、３ペー
ジのα＋768番地に演算制御を実行するうえで密
接に関連するデータを格納しておくことがよくあ
る。このとき、αはレジスタで指し示すが、ペー
ジに相当する上位アドレス部は、直接アドレス指
示することによつて、処理プログラムの容量が大
幅に減少することが予想される。なお、下位アド
レス部であるαをレジスタで指定する理由は、α
はプログラム実行において、順次変化させられる
ことが多いからである。例えば、０番地、256番
地、512番地、768番地に格納されているデータの
処理終了後、下位アドレス部のレジスタをインク
レメントし、１番地、257番地、513番地、769番
地に格納されているデータの処理するのに都合が
よい。
用例を示す。メモリの各ページの対応するアドレ
ス、たとえば０ページのα番地に対し、１ページ
のα＋256番地、２ページのα＋512番地、３ペー
ジのα＋768番地に演算制御を実行するうえで密
接に関連するデータを格納しておくことがよくあ
る。このとき、αはレジスタで指し示すが、ペー
ジに相当する上位アドレス部は、直接アドレス指
示することによつて、処理プログラムの容量が大
幅に減少することが予想される。なお、下位アド
レス部であるαをレジスタで指定する理由は、α
はプログラム実行において、順次変化させられる
ことが多いからである。例えば、０番地、256番
地、512番地、768番地に格納されているデータの
処理終了後、下位アドレス部のレジスタをインク
レメントし、１番地、257番地、513番地、769番
地に格納されているデータの処理するのに都合が
よい。
すなわち、本アドレス指定制御方式の採用によ
つて、３つの直接アドレスモードを一つの命令語
によつて処理可能となる。ここで、アドレス制御
フラツグを導入せずに、以上のアドレスモード毎
に命令語を定義することも考えられるが、命令語
を増すことは必ずしも得策と言えない。というの
は、一般に、マイクロコンピユータの命令語の語
長は短いため、あまり使用頻度の高くない命令に
対して命令語を割り当てることは、全体の命令体
系構成上不利となるからである。しかしながら、
使用頻度がそれ程高くないからと言つて、それら
の命令を全て省略することは、マイクロコンピユ
ータにとつて、致命的な欠陥となる可能性があ
る。
つて、３つの直接アドレスモードを一つの命令語
によつて処理可能となる。ここで、アドレス制御
フラツグを導入せずに、以上のアドレスモード毎
に命令語を定義することも考えられるが、命令語
を増すことは必ずしも得策と言えない。というの
は、一般に、マイクロコンピユータの命令語の語
長は短いため、あまり使用頻度の高くない命令に
対して命令語を割り当てることは、全体の命令体
系構成上不利となるからである。しかしながら、
使用頻度がそれ程高くないからと言つて、それら
の命令を全て省略することは、マイクロコンピユ
ータにとつて、致命的な欠陥となる可能性があ
る。
第４図は、これまでに示したアドレス指定方法
を実現するメモリアドレス制御方法の一構成実施
例である。第４図において、１は第１の直接アド
レス制御フラツグ（DFA）、２は第２の直接アド
レス制御フラツグ（DFB）である。各DFA，DFB
１，２において、それぞれ図示されていない
CPUの命令デコード部よりの出力信号が、DFA
セツト信号線１１、DFAリセツト信号線１２、
DFBセツト信号線１３、DFBリセツト信号線１４
に印加され、各信号線はDFA１，DFB２のそれぞ
れセツト端子、リセツト端子に接続されており、
DFA１，DFB２は指定制御される。１０は直接ア
ドレス指定制御信号線であり、本回路において、
直接アドレス指定モードの時に論理値“１”が、
レジスタ間接指定モードの時に論理値“０”が印
加される。１６は直接アドレス信号線で、直接ア
ドレス指定モードの時に直接アドレスが印加され
る。
を実現するメモリアドレス制御方法の一構成実施
例である。第４図において、１は第１の直接アド
レス制御フラツグ（DFA）、２は第２の直接アド
レス制御フラツグ（DFB）である。各DFA，DFB
１，２において、それぞれ図示されていない
CPUの命令デコード部よりの出力信号が、DFA
セツト信号線１１、DFAリセツト信号線１２、
DFBセツト信号線１３、DFBリセツト信号線１４
に印加され、各信号線はDFA１，DFB２のそれぞ
れセツト端子、リセツト端子に接続されており、
DFA１，DFB２は指定制御される。１０は直接ア
ドレス指定制御信号線であり、本回路において、
直接アドレス指定モードの時に論理値“１”が、
レジスタ間接指定モードの時に論理値“０”が印
加される。１６は直接アドレス信号線で、直接ア
ドレス指定モードの時に直接アドレスが印加され
る。
３は上位アドレスレジスタＨ、４は下位アドレ
スレジスタＬである。ANDゲート５はNANDゲ
ート９の出力が“０”の時出力を“０”とし、
NANDゲート９の出力が１の時レジスタＨ３の内
容を出力する。MUXA６はマルチプレクサであ
り、ORゲート８の出力が“０”の時に直接アド
レス信号を、ORゲート８の出力が“１”の時に
レジスタＬ４の内容を出力する。MUXB７はマ
ルチプレクサであり、DFB＝０の時にANDゲー
ト５の出力を、DFB＝１の時に直接アドレス信号
を出力する。
スレジスタＬである。ANDゲート５はNANDゲ
ート９の出力が“０”の時出力を“０”とし、
NANDゲート９の出力が１の時レジスタＨ３の内
容を出力する。MUXA６はマルチプレクサであ
り、ORゲート８の出力が“０”の時に直接アド
レス信号を、ORゲート８の出力が“１”の時に
レジスタＬ４の内容を出力する。MUXB７はマ
ルチプレクサであり、DFB＝０の時にANDゲー
ト５の出力を、DFB＝１の時に直接アドレス信号
を出力する。
次に、本回路によるメモリアドレス生成動作を
第１図のａ，ｂ，ｃ，ｄのそれぞれの場合につい
て説明する。
第１図のａ，ｂ，ｃ，ｄのそれぞれの場合につい
て説明する。
ａの場合
直接アドレス推定制御信号（信号線１０上の信
号）＝０ DFA＝０ DFB＝０ メモリアドレスの上位アドレス１８には、レジ
スタＨ３の内容がANDゲート５、MUXB７を通
して出力される。またメモリアドレスの下位アド
レス１７には、レジスタＬ４の内容がMUXA６
を通して出力される。
号）＝０ DFA＝０ DFB＝０ メモリアドレスの上位アドレス１８には、レジ
スタＨ３の内容がANDゲート５、MUXB７を通
して出力される。またメモリアドレスの下位アド
レス１７には、レジスタＬ４の内容がMUXA６
を通して出力される。
ｂの場合
直接アドレス指定制御信号＝１ DFA＝１
DFB＝０ メモリアドレスの上位アドレス１８には、
ANDゲート５によつて生成された“０”信号が
MUXB７を通して出力される。また、メモリア
ドレスの下位アドレス１７には、直接アドレス信
号線１６に印加される直接アドレスがMUXA６
を通して出力される。
DFB＝０ メモリアドレスの上位アドレス１８には、
ANDゲート５によつて生成された“０”信号が
MUXB７を通して出力される。また、メモリア
ドレスの下位アドレス１７には、直接アドレス信
号線１６に印加される直接アドレスがMUXA６
を通して出力される。
ｃの場合
直接アドレス指定制御信号＝１ DFA＝０
DFB＝０ メモリアドレスの上位アドレス１８には、
ANDゲート５とMUXB７を通して、レジスタＨ
３の内容が出力される。また、メモリアドレスの
下位アドレス１７には、直接アドレス信号線１６
に印加される直接アドレスがMUXA６を通して
出力される。
DFB＝０ メモリアドレスの上位アドレス１８には、
ANDゲート５とMUXB７を通して、レジスタＨ
３の内容が出力される。また、メモリアドレスの
下位アドレス１７には、直接アドレス信号線１６
に印加される直接アドレスがMUXA６を通して
出力される。
ｄの場合
直接アドレス指定制御信号＝１ DFA＝０
DFB＝１ メモリアドレスの上位アドレス１８には、
MUXB７を介して直接アドレス信号線１６に印
加される直接アドレスが出力される。またメモリ
アドレスの下位アドレス１７には、レジスタＬ４
の内容がMUXA６を通して出力される。
DFB＝１ メモリアドレスの上位アドレス１８には、
MUXB７を介して直接アドレス信号線１６に印
加される直接アドレスが出力される。またメモリ
アドレスの下位アドレス１７には、レジスタＬ４
の内容がMUXA６を通して出力される。
この説明によつて明らかなように、第４図に示
したメモリアドレス制御回路により、第１図で述
べたメモリアドレス指定が可能となる。
したメモリアドレス制御回路により、第１図で述
べたメモリアドレス指定が可能となる。
発明の効果
以上本発明によれば、フラツグ操作命令によつ
て制御可能な２つの直接アドレス指定制御フラツ
グを導入したので、直接アドレス指定時の命令語
長を短くすることが可能となると同時に、第１図
のｄの様な効果的な直接アドレス指定が１命令語
で可能となり、その結果、命令効率のよい、高機
能なマイクロコンピユータが実現できるに至つた
ものである。
て制御可能な２つの直接アドレス指定制御フラツ
グを導入したので、直接アドレス指定時の命令語
長を短くすることが可能となると同時に、第１図
のｄの様な効果的な直接アドレス指定が１命令語
で可能となり、その結果、命令効率のよい、高機
能なマイクロコンピユータが実現できるに至つた
ものである。
第１図は本発明によるメモリアドレス指定モー
ド例を説明する図、第２図は本発明のレジスタ間
接及び直接アドレス指定モードの命令形式例を説
明する図、第３図はバンク直接アドレス指定モー
ドの利用説明図、第４図は本発明の一実施例を示
すメモリアドレス制御回路図である。 １……直接アドレス制御フラツグ（DFA）、２
……直接アドレス制御フラツグ（DFB）、３……
上位アドレスレジスタ、４……下位アドレスレジ
スタ、５……ANDゲート、６……マルチプレク
サ（MUXA）、７……マルチプレクサ
（MUXB）。
ド例を説明する図、第２図は本発明のレジスタ間
接及び直接アドレス指定モードの命令形式例を説
明する図、第３図はバンク直接アドレス指定モー
ドの利用説明図、第４図は本発明の一実施例を示
すメモリアドレス制御回路図である。 １……直接アドレス制御フラツグ（DFA）、２
……直接アドレス制御フラツグ（DFB）、３……
上位アドレスレジスタ、４……下位アドレスレジ
スタ、５……ANDゲート、６……マルチプレク
サ（MUXA）、７……マルチプレクサ
（MUXB）。
Claims (1)
- １ 上位アドレスレジスタと下位アドレスレジス
タとからなるレジスタ間接指定用のためのレジス
タを有し、命令語に記述された直接アドレス指定
部によつてメモリアドレスの下位アドレスを定
め、メモリアドレスの上位アドレスを特定アドレ
スとするか、前記上位アドレスレジスタの内容と
するかを選択指定する第１のフラツグと、前記と
同一の命令語に対してメモリアドレスの下位アド
レスを前記下位アドレスレジスタの内容とし、メ
モリアドレスの上位アドレスを命令語に記述され
た直接アドレス指定部を選択する第２のフラツグ
を有し、前記第１のフラツグと第２のフラツグは
フラツグ操作命令によつて制御可能としたことを
特徴とするメモリアドレス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169137A JPS5957347A (ja) | 1982-09-27 | 1982-09-27 | メモリアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169137A JPS5957347A (ja) | 1982-09-27 | 1982-09-27 | メモリアドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957347A JPS5957347A (ja) | 1984-04-02 |
| JPS6230653B2 true JPS6230653B2 (ja) | 1987-07-03 |
Family
ID=15880966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169137A Granted JPS5957347A (ja) | 1982-09-27 | 1982-09-27 | メモリアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957347A (ja) |
-
1982
- 1982-09-27 JP JP57169137A patent/JPS5957347A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957347A (ja) | 1984-04-02 |
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