JPS638955A - 不揮発性メモリへの誤書き込み防止装置 - Google Patents
不揮発性メモリへの誤書き込み防止装置Info
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- JPS638955A JPS638955A JP61152988A JP15298886A JPS638955A JP S638955 A JPS638955 A JP S638955A JP 61152988 A JP61152988 A JP 61152988A JP 15298886 A JP15298886 A JP 15298886A JP S638955 A JPS638955 A JP S638955A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電気的に書き換え可能な不揮発性メモリへの
誤書き込み防止装置に関する。
誤書き込み防止装置に関する。
〔従来の技術］
高度な信号処理をマイクロコンピュータが実行し、外部
ＮＲｇとの間でシステムを構成するようなマイクロコン
ピュータシステムにあってはζノイズによる誤動作を防
ぐノイズ対策が、設計上量も留意されるべき点の１つで
ある。
ＮＲｇとの間でシステムを構成するようなマイクロコン
ピュータシステムにあってはζノイズによる誤動作を防
ぐノイズ対策が、設計上量も留意されるべき点の１つで
ある。
このため、従来から電磁シールドによる積極的な対策の
ほかに、プリント配線板上での配線の引きまわし方法に
工夫を凝らす等といった極めてノウハウに属するような
対策をとることで、上記誤動作防止のための対応がなさ
れていた。
ほかに、プリント配線板上での配線の引きまわし方法に
工夫を凝らす等といった極めてノウハウに属するような
対策をとることで、上記誤動作防止のための対応がなさ
れていた。
これに対して、本出願人は、特願昭６０−１１６７２２
号において、ノイズ検出手段によってノイズを検出した
とき、マイクロプロセッサをリセットして、システム全
体を停止し、不揮発性メモリ等への誤書き込みを防止す
る誤書き込み防止装置を提供している。
号において、ノイズ検出手段によってノイズを検出した
とき、マイクロプロセッサをリセットして、システム全
体を停止し、不揮発性メモリ等への誤書き込みを防止す
る誤書き込み防止装置を提供している。
従来の誤書き込み防止装置は以上のように構成されてい
るので、ノイズ検出手段によってノイズを検出するたび
に、不揮発性メモリへの誤書き込みを防止するため、コ
ンピュータシステムをダウンさせなければならず、すべ
ての演算処理動作が停止するなどの問題点があった。
るので、ノイズ検出手段によってノイズを検出するたび
に、不揮発性メモリへの誤書き込みを防止するため、コ
ンピュータシステムをダウンさせなければならず、すべ
ての演算処理動作が停止するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、外来の上記ノイズによって影響がでるのは、
マイクロプロセッサそのものよりも、むしろこのノイズ
が乗るデータ書き込み線やメモリチップ選択線に連繋す
るランダムアクセスメモリやＥ”ＦＲＯＭなどの不揮発
性メモリで、これらに対する誤書き込みの発生によるシ
ステム全体の誤動作を防止することが重要であるところ
から、この不揮発性メモリにアクセスするときだけこれ
に電源を供給するようにして、これ以外の時に侵入する
ノイズによって、上記不揮発性メモリに誤書き込みが生
じるのを防止する不揮発性メモリへの誤書き込み防止装
置を得ることを目的とする。
たもので、外来の上記ノイズによって影響がでるのは、
マイクロプロセッサそのものよりも、むしろこのノイズ
が乗るデータ書き込み線やメモリチップ選択線に連繋す
るランダムアクセスメモリやＥ”ＦＲＯＭなどの不揮発
性メモリで、これらに対する誤書き込みの発生によるシ
ステム全体の誤動作を防止することが重要であるところ
から、この不揮発性メモリにアクセスするときだけこれ
に電源を供給するようにして、これ以外の時に侵入する
ノイズによって、上記不揮発性メモリに誤書き込みが生
じるのを防止する不揮発性メモリへの誤書き込み防止装
置を得ることを目的とする。
この発明にかかる不揮発性メモリへの誤書き込み防止装
置は、電源と不揮発性メモリとの間にスイッチング回路
を入れ、その不揮発性メモリに対するデータの読み書き
の要求をマイクロプロセッサから行うようにし、このマ
イクロプロセッサのリード出力によっては、リード用カ
ウンタから上記スイッチング回路を第１の時間幅のリー
ド信号を出力させ、ライト出力によっては、このリード
信号とともに、さらに長い第２の時間幅のライト信号を
ライト用カウンタから出力させるようにし、これらのリ
ード信号およびライト信号の出力中に、データ書き込み
信号およびメモリチップの選択信号の入力かあったとき
は、ライト信号出力制御回路によって、上記第２の時間
幅だけ上記スイッチング回路をオンにして、不揮発性メ
モリへの電源の供給を許容するように構成したものであ
る。
置は、電源と不揮発性メモリとの間にスイッチング回路
を入れ、その不揮発性メモリに対するデータの読み書き
の要求をマイクロプロセッサから行うようにし、このマ
イクロプロセッサのリード出力によっては、リード用カ
ウンタから上記スイッチング回路を第１の時間幅のリー
ド信号を出力させ、ライト出力によっては、このリード
信号とともに、さらに長い第２の時間幅のライト信号を
ライト用カウンタから出力させるようにし、これらのリ
ード信号およびライト信号の出力中に、データ書き込み
信号およびメモリチップの選択信号の入力かあったとき
は、ライト信号出力制御回路によって、上記第２の時間
幅だけ上記スイッチング回路をオンにして、不揮発性メ
モリへの電源の供給を許容するように構成したものであ
る。
この発明におけるスイッチング回路は、マイクロプロセ
ッサからのリード出力があると、マイクロプロセッサか
らのライト出力とデータ書き込み信号およびメモリチッ
プの選択信号とが同時に得られたときのみ、それぞれオ
ンＩＩＩ ｊ卸されるため、これ以外の不揮発性メモリ
に電源が供給されない期間において、データの誤書き込
みを確実に防止する。
ッサからのリード出力があると、マイクロプロセッサか
らのライト出力とデータ書き込み信号およびメモリチッ
プの選択信号とが同時に得られたときのみ、それぞれオ
ンＩＩＩ ｊ卸されるため、これ以外の不揮発性メモリ
に電源が供給されない期間において、データの誤書き込
みを確実に防止する。
以下に、この発明の一実施例を図について説明する。第
１図において、１は例えば５０Ｈｚのクロック発生器、
２はリード用カウンタ、３はライト用カウンタ、４はオ
アゲート、５はバッファアンプ、６はバッファアンプ５
にベースを接続したスイッチング回路としてのトランジ
スタ、７はこのトランジスタ６を介して電源電圧（例え
ば＋５Ｖ）が供給され電気的に書き換え可能な不揮発性
メモリ、８はＤ型フリップフロップ、９はフリップフロ
ップ８とライト用カウンタ３どの各出力を入力とし、か
つ出力をオアゲート４に入力するアンドゲート、１０．
１１はオアゲート、１２はマイクロプロセッサ、１３は
インバータ、１４はデータ書き込み信号ＷＲおよびメモ
リチップ選択信号ＣＥを入力とする負論理のアンドゲー
トで、このアンドゲート１４の出力はフリップフロップ
゛８のＰＲ端子に入力されるようになっている。１５は
マイクロプロセッサ、１６はこのマイクロプロセッサ１
５に対するアドレスバス、１７は同じくデータバスであ
る。この実施例において、上記リード用カウンタ２は、
システムの動作開始時に、マイクロプロセッサ１５の出
力ポートからのクリア信号をＣＬＲ端子に受けて、計数
値を０に初期化し、この後、リード出力がＴＲＩＧ端子
に入力されると、ＧＫ端子に入力されるクロックパルス
の計数を開始し、ＯＵＴ端子から第１の時間幅である約
２０μｓｅｃ幅のパルスを出力する。また、上記ライト
用カウンタ３は上記出力ポートからのクリア信号をＣＬ
Ｒ端子に受けて、計数値をＯに初期化し、この後、ライ
ト出力がＴＲＩＧ端子に入力されると、ＣＫ端子に入力
されるクロックパルスを計数し、ＯＵＴ端子に第２の時
間幅である約２０Ｉｌｓｅｃ幅のパルスを送出する。さ
らに、Ｄ型フリップフロップ８は、ＰＲ端子にプリセッ
ト用のローレベルの信号が入力されると、出力Ｑをハイ
レベルにラッチし、上記ＣＫ端子にハイレベルのパルス
が入ると、そのパルスの立上りで、Ｄ端子の入力レベル
（ここではロー、レベル）を出力Ｑにラッチする。すな
わち、ＣＫ端子にパルスが入ると、出力Ｑをローレベル
にラッチする。なお、不揮発性メモリ７から読み出しを
するに必要な時間は１０μｓｅｃ程度であり、書き込む
時間は１５ｍ５ｅｃ程度であるので、これを前提に、上
記第１．第２の時間幅が予め定められる。
１図において、１は例えば５０Ｈｚのクロック発生器、
２はリード用カウンタ、３はライト用カウンタ、４はオ
アゲート、５はバッファアンプ、６はバッファアンプ５
にベースを接続したスイッチング回路としてのトランジ
スタ、７はこのトランジスタ６を介して電源電圧（例え
ば＋５Ｖ）が供給され電気的に書き換え可能な不揮発性
メモリ、８はＤ型フリップフロップ、９はフリップフロ
ップ８とライト用カウンタ３どの各出力を入力とし、か
つ出力をオアゲート４に入力するアンドゲート、１０．
１１はオアゲート、１２はマイクロプロセッサ、１３は
インバータ、１４はデータ書き込み信号ＷＲおよびメモ
リチップ選択信号ＣＥを入力とする負論理のアンドゲー
トで、このアンドゲート１４の出力はフリップフロップ
゛８のＰＲ端子に入力されるようになっている。１５は
マイクロプロセッサ、１６はこのマイクロプロセッサ１
５に対するアドレスバス、１７は同じくデータバスであ
る。この実施例において、上記リード用カウンタ２は、
システムの動作開始時に、マイクロプロセッサ１５の出
力ポートからのクリア信号をＣＬＲ端子に受けて、計数
値を０に初期化し、この後、リード出力がＴＲＩＧ端子
に入力されると、ＧＫ端子に入力されるクロックパルス
の計数を開始し、ＯＵＴ端子から第１の時間幅である約
２０μｓｅｃ幅のパルスを出力する。また、上記ライト
用カウンタ３は上記出力ポートからのクリア信号をＣＬ
Ｒ端子に受けて、計数値をＯに初期化し、この後、ライ
ト出力がＴＲＩＧ端子に入力されると、ＣＫ端子に入力
されるクロックパルスを計数し、ＯＵＴ端子に第２の時
間幅である約２０Ｉｌｓｅｃ幅のパルスを送出する。さ
らに、Ｄ型フリップフロップ８は、ＰＲ端子にプリセッ
ト用のローレベルの信号が入力されると、出力Ｑをハイ
レベルにラッチし、上記ＣＫ端子にハイレベルのパルス
が入ると、そのパルスの立上りで、Ｄ端子の入力レベル
（ここではロー、レベル）を出力Ｑにラッチする。すな
わち、ＣＫ端子にパルスが入ると、出力Ｑをローレベル
にラッチする。なお、不揮発性メモリ７から読み出しを
するに必要な時間は１０μｓｅｃ程度であり、書き込む
時間は１５ｍ５ｅｃ程度であるので、これを前提に、上
記第１．第２の時間幅が予め定められる。
次に動作を、第２図のフローチャートおよび第３図、第
４図の回路各部の信号のタイムチャートに従って説明す
る。
４図の回路各部の信号のタイムチャートに従って説明す
る。
まず、コンピュータのシステムが動作を開始すると、マ
イクロプロセッサ１５は出力ポートＩＰに、ハイレベル
のパルスを送出する。これにより、直接リード用カウン
タ２のＣＬＲ端子にクリアパルスが入り、出力が０にセ
ットされるとともに、さらにオアゲート１０を介してラ
イト用カウンタ３のＣＬＲ端子にクリアパルスが入り、
出力が０にセットされて、各カウンタ２．３が初期化さ
れる（ステップＩｓ）。
イクロプロセッサ１５は出力ポートＩＰに、ハイレベル
のパルスを送出する。これにより、直接リード用カウン
タ２のＣＬＲ端子にクリアパルスが入り、出力が０にセ
ットされるとともに、さらにオアゲート１０を介してラ
イト用カウンタ３のＣＬＲ端子にクリアパルスが入り、
出力が０にセットされて、各カウンタ２．３が初期化さ
れる（ステップＩｓ）。
次に、マイクロプロセッサ１５は図示しない読み出し専
用メモリに格納されているプログラムなど、その他の処
理を実行する（ステップ２３）。
用メモリに格納されているプログラムなど、その他の処
理を実行する（ステップ２３）。
この実行中に不揮発性メモリ７をアクセスする要求があ
るか否かをチェックする（ステップ３Ｓ）。
るか否かをチェックする（ステップ３Ｓ）。
アクセス要求があって、それが不揮発性メモリ７からデ
ータを読み取るものであるか、そのメモリ７に書き込む
ものであるかを判定しくステップ４３ ） 、読み取る
ものであるときは、マイクロプロセッサ１５は出力ポー
ト２Ｐにハイレベルのパルスを送出する。このパルスは
オアゲート１１を介してリード用カウンタ２のＴＲＩＧ
端子に入力され、リード用カウンタ２はクロックパルス
の計数を開始し、カウントアツプするまでの約２０μｓ
ｅｃの間、ＯＵＴ端子に第３図に示すようなハイレベル
のパルスを送出する。このパルスはオアケート４、パフ
ファアンブ５を介してトランジスタ６のベースに入力さ
れ、これをオンにする。このため、２０μｓｅｃの間、
電源電圧の＋５■が不揮発性メモリ７に供給される（ス
テップ５Ｓ）。従って、マイクロプロセッサ１５はこの
時間内で、リード信号でリード要求があることを知らせ
、図示しないデコーダを介して、チップセレクト信号Ｃ
Ｅによりメモリチップを選択し、アドレスバス１６、デ
ータバス１７を介して、不揮発性メモリ７内の所定のア
ドレスに格納されたデータを読み出す（ステップ６Ｓ）
。これで、電源供給から２０μｓｅｃ経過の時点で、不
揮発性メモリ７の電源がしゃ断される（ステップ？Ｓ）
。
ータを読み取るものであるか、そのメモリ７に書き込む
ものであるかを判定しくステップ４３ ） 、読み取る
ものであるときは、マイクロプロセッサ１５は出力ポー
ト２Ｐにハイレベルのパルスを送出する。このパルスは
オアゲート１１を介してリード用カウンタ２のＴＲＩＧ
端子に入力され、リード用カウンタ２はクロックパルス
の計数を開始し、カウントアツプするまでの約２０μｓ
ｅｃの間、ＯＵＴ端子に第３図に示すようなハイレベル
のパルスを送出する。このパルスはオアケート４、パフ
ファアンブ５を介してトランジスタ６のベースに入力さ
れ、これをオンにする。このため、２０μｓｅｃの間、
電源電圧の＋５■が不揮発性メモリ７に供給される（ス
テップ５Ｓ）。従って、マイクロプロセッサ１５はこの
時間内で、リード信号でリード要求があることを知らせ
、図示しないデコーダを介して、チップセレクト信号Ｃ
Ｅによりメモリチップを選択し、アドレスバス１６、デ
ータバス１７を介して、不揮発性メモリ７内の所定のア
ドレスに格納されたデータを読み出す（ステップ６Ｓ）
。これで、電源供給から２０μｓｅｃ経過の時点で、不
揮発性メモリ７の電源がしゃ断される（ステップ？Ｓ）
。
一方、ステップ４Ｓで、不揮発性メモリ７にデータを書
き込むものであると判定した場合には、マイクロプロセ
ッサ１５は出力ポート３Ｐにハイレベルのパルスを送出
し、ライト用カウンタ３のＴＲＩＧ端子に、またオアゲ
ート１１を介してリード用カウンタ２のＴＲＩＧ端子に
、ハイレベルノハルスが入力され、両カウンタ２，３は
タイマ動作を開始する。この場合において、リード用カ
ウンタ２のＯＵＴ端子のハイレベルのパルスの立上りで
、Ｄ型フリップフロップ８のＣＫ端子にハイレベルのパ
ルスが入って、これのＱ端子の出力はローレベルとなる
。これにより、アンドゲート９の出力は、ライト用カウ
ンタのＯＵＴ端子の出力レベルがハイレベルであるにも
拘わらず、ローレベルにセットされ、トランジスタ６は
リード用カウンタ２のＯＵＴ端子がハイレベルの出力時
間だけ、第３図に示すようにオンすることになり、不揮
発性メモリ７に電源が供給される（ステップ８３）。
き込むものであると判定した場合には、マイクロプロセ
ッサ１５は出力ポート３Ｐにハイレベルのパルスを送出
し、ライト用カウンタ３のＴＲＩＧ端子に、またオアゲ
ート１１を介してリード用カウンタ２のＴＲＩＧ端子に
、ハイレベルノハルスが入力され、両カウンタ２，３は
タイマ動作を開始する。この場合において、リード用カ
ウンタ２のＯＵＴ端子のハイレベルのパルスの立上りで
、Ｄ型フリップフロップ８のＣＫ端子にハイレベルのパ
ルスが入って、これのＱ端子の出力はローレベルとなる
。これにより、アンドゲート９の出力は、ライト用カウ
ンタのＯＵＴ端子の出力レベルがハイレベルであるにも
拘わらず、ローレベルにセットされ、トランジスタ６は
リード用カウンタ２のＯＵＴ端子がハイレベルの出力時
間だけ、第３図に示すようにオンすることになり、不揮
発性メモリ７に電源が供給される（ステップ８３）。
一方、上記のように、マイクロプロセッサ１５は出力ポ
ート３Ｐに出力を送出して、上記トランジスタ６をオン
にし、不揮発性メモリ７に電源を供給してから２０μｓ
ｅｃ以内に、データ書き込み信号ＷＲとチップセレクト
信号ＣＥとを送出する。
ート３Ｐに出力を送出して、上記トランジスタ６をオン
にし、不揮発性メモリ７に電源を供給してから２０μｓ
ｅｃ以内に、データ書き込み信号ＷＲとチップセレクト
信号ＣＥとを送出する。
この２つの信号ＷＲ，ＣＥが２０μｓｅｃ内に入ってこ
ない場合には、負論理のアンドゲート１４はローレベル
のパルスを送出せス、従って、Ｄ型フ’Ｊ−／プフロソ
プのＰＲ端子にローレベルのパルスが入力されることは
なく、リード用カウンタ２で定まる２０μｓｅｃ後に、
不揮発性メモリ７に対する電源の供給がしゃ断される。
ない場合には、負論理のアンドゲート１４はローレベル
のパルスを送出せス、従って、Ｄ型フ’Ｊ−／プフロソ
プのＰＲ端子にローレベルのパルスが入力されることは
なく、リード用カウンタ２で定まる２０μｓｅｃ後に、
不揮発性メモリ７に対する電源の供給がしゃ断される。
次に、第４図に示すように、上記２０μｓｅｃの時間内
に、データ書き込み信号ＷＲおよびチップセレクト信号
ＣＥが送出される（ステップ９３）。
に、データ書き込み信号ＷＲおよびチップセレクト信号
ＣＥが送出される（ステップ９３）。
そして、これにより負論理のアンドゲート１４が２０μ
ｓｅｃ内に出力されたか否かを判定しくステップ１Ｏ３
）、２０μｓｅｃ以内である場合には、ＩｇＢＪのアン
ドゲート１４はローレベルのパルスをその間出力し、Ｄ
型フリップフロップのＰＲ端子にもこのパルスが入力さ
れ、これの出力Ｑ端子はハイレベルにラッチされる。従
って、アンドゲートはＰＲ端子にローレベルのパルスが
入力されてから、ライト用カウンタの出力時間（２０ｍ
５ｅｃ）中ハイレベルの信号を出力し、オアゲート４
．バッファアンプ５を介してトランジスタ６のベースに
ハイレベルの信号を入力し、その２０ｍ５ｅｃの間、ト
ランジスタをオンにして、不揮発性メモリ７に電源を供
給する。このため、この２０ｍ５ｅｃの間、アドレスバ
ス１６とデータバス１７とを使って、マイクロプロセッ
サ１５が不揮発性メモリ７にデータを書き込む。そして
、２０ｍ５ｅｃ経過後は、自動的にライト用カウンタ３
の出力がローレベルに復帰するので、トランジスタ６が
オフとなり、不揮発性メモリ７に対する電源の供給がし
ゃ断される（ステップ１１Ｓ）。なお、ステップ１０５
で２０μｓｅｃの間に負論理のアンドゲート１４がロー
レベルのパルスを出力しなかった場合には、その２０μ
ｓｅｃ経過時点で、不揮発性メモリに対する電源供給が
しゃ断される（ステップ１２Ｓ）。そして、各ステップ
７Ｓ、ＩＩＳ、１２Ｓの処理完了後に、つまり電源しゃ
断時に、オアゲート４のローレベルの信号出力により、
マイクロプロセッサ１５に割込みをかけ、電源しゃ断状
態を碓ｔ＝するとともに、インバータ１３、オアゲート
１０を介してライト用カウンタ３を０にリセットする（
ステップ１３Ｓ）。なお、かかる動作を説明する回路各
部の信号の状態を、第２図および第３図、第４図におい
て互いに対応させて示しである。
ｓｅｃ内に出力されたか否かを判定しくステップ１Ｏ３
）、２０μｓｅｃ以内である場合には、ＩｇＢＪのアン
ドゲート１４はローレベルのパルスをその間出力し、Ｄ
型フリップフロップのＰＲ端子にもこのパルスが入力さ
れ、これの出力Ｑ端子はハイレベルにラッチされる。従
って、アンドゲートはＰＲ端子にローレベルのパルスが
入力されてから、ライト用カウンタの出力時間（２０ｍ
５ｅｃ）中ハイレベルの信号を出力し、オアゲート４
．バッファアンプ５を介してトランジスタ６のベースに
ハイレベルの信号を入力し、その２０ｍ５ｅｃの間、ト
ランジスタをオンにして、不揮発性メモリ７に電源を供
給する。このため、この２０ｍ５ｅｃの間、アドレスバ
ス１６とデータバス１７とを使って、マイクロプロセッ
サ１５が不揮発性メモリ７にデータを書き込む。そして
、２０ｍ５ｅｃ経過後は、自動的にライト用カウンタ３
の出力がローレベルに復帰するので、トランジスタ６が
オフとなり、不揮発性メモリ７に対する電源の供給がし
ゃ断される（ステップ１１Ｓ）。なお、ステップ１０５
で２０μｓｅｃの間に負論理のアンドゲート１４がロー
レベルのパルスを出力しなかった場合には、その２０μ
ｓｅｃ経過時点で、不揮発性メモリに対する電源供給が
しゃ断される（ステップ１２Ｓ）。そして、各ステップ
７Ｓ、ＩＩＳ、１２Ｓの処理完了後に、つまり電源しゃ
断時に、オアゲート４のローレベルの信号出力により、
マイクロプロセッサ１５に割込みをかけ、電源しゃ断状
態を碓ｔ＝するとともに、インバータ１３、オアゲート
１０を介してライト用カウンタ３を０にリセットする（
ステップ１３Ｓ）。なお、かかる動作を説明する回路各
部の信号の状態を、第２図および第３図、第４図におい
て互いに対応させて示しである。
このようにして、マイクロプロセッサ１５が本当に必要
とするときだけ、不揮発性メモリ７に電源を供給するの
で、誤書き込みの発生をほぼ確実に防止できる。
とするときだけ、不揮発性メモリ７に電源を供給するの
で、誤書き込みの発生をほぼ確実に防止できる。
なお、第１図において、オアゲート１１． フリップフ
ロップ８．アンドゲート９および負論理のアンドゲート
１４を省くことができ、この場合には、データ書き込み
時に電源が供給されてから２０μｓｅｃ以内に不揮発性
メモリ７に書き込み信号が伝達されなければ、その時点
で電源をしゃ断する機能のみがなくなる。また、第１図
において、オアゲート４の割り込み出力回路を省けば、
不揮発性メモリの電源しゃ断後の、マイクロプロセッサ
１５への割り込みステップ（ステップ１３Ｓ）をなくす
ることができる。さらに、第１図において、上記割り込
み出力回路、オアゲート１０．インバータ１３を省けば
、オアゲート４がハイレベルからローレベルに落ちたと
きに、ライト用カウンタ３がリセットされる機能をなく
することができる。
ロップ８．アンドゲート９および負論理のアンドゲート
１４を省くことができ、この場合には、データ書き込み
時に電源が供給されてから２０μｓｅｃ以内に不揮発性
メモリ７に書き込み信号が伝達されなければ、その時点
で電源をしゃ断する機能のみがなくなる。また、第１図
において、オアゲート４の割り込み出力回路を省けば、
不揮発性メモリの電源しゃ断後の、マイクロプロセッサ
１５への割り込みステップ（ステップ１３Ｓ）をなくす
ることができる。さらに、第１図において、上記割り込
み出力回路、オアゲート１０．インバータ１３を省けば
、オアゲート４がハイレベルからローレベルに落ちたと
きに、ライト用カウンタ３がリセットされる機能をなく
することができる。
なお、上記実施例では、不揮発性メモリ７に対し＋５Ｖ
の電源を供給し、所定時間後しゃ断するのであるが、こ
のとき不揮発性メモリ７自身が有する静電容量の時定数
により、短時間に電圧が落ちない可能性がある。そこで
、第５図に示すように、インバータ２１．抵抗２２．ト
ランジスタ２３からなる放電回路を、オアゲート４の出
力側とトランジスタ６のエミッタとの間に接読すること
によって、トランジスタ６のオフ時に、上記静電容量を
、上記トランジスタ２３を感通させてアースに放電させ
ることができる。また、第３図、第４図に示すタイミン
グ制御はコンピュータのソフトウェアで行えば、各カウ
ンタ２，３やフリップフロップ８などを省くことができ
る。
の電源を供給し、所定時間後しゃ断するのであるが、こ
のとき不揮発性メモリ７自身が有する静電容量の時定数
により、短時間に電圧が落ちない可能性がある。そこで
、第５図に示すように、インバータ２１．抵抗２２．ト
ランジスタ２３からなる放電回路を、オアゲート４の出
力側とトランジスタ６のエミッタとの間に接読すること
によって、トランジスタ６のオフ時に、上記静電容量を
、上記トランジスタ２３を感通させてアースに放電させ
ることができる。また、第３図、第４図に示すタイミン
グ制御はコンピュータのソフトウェアで行えば、各カウ
ンタ２，３やフリップフロップ８などを省くことができ
る。
以上のように、この発明によれば、不揮発性メモリにア
クセスするときだけ、スイッチング回路を閉じて、不揮
発性メモリへの電源供給を可能にするように構成したの
で、このアクセスのとき以外の不揮発性メモリへのノイ
ズ等による誤書ぎ込みを確実に防止できるほか、ノイズ
にもとづくマイクロプロセッサの暴走による一不揮発性
メモリへの誤書き込みをも有効に防止できる効果がある
。
クセスするときだけ、スイッチング回路を閉じて、不揮
発性メモリへの電源供給を可能にするように構成したの
で、このアクセスのとき以外の不揮発性メモリへのノイ
ズ等による誤書ぎ込みを確実に防止できるほか、ノイズ
にもとづくマイクロプロセッサの暴走による一不揮発性
メモリへの誤書き込みをも有効に防止できる効果がある
。
第１図はこの発明の一実、施例による不揮発性メモリへ
の誤書き込み防止装置を示すブロック接続図、第２図は
誤書き込みの防止処理を示すフローチャート、第３図お
よび第４図は不揮発性メモリに対するリード時およびラ
イト時における回路ブロック各部の信号のタイムチャー
ト、第５図は不揮発性メモリの静電容量放電回路図であ
る。 ２はリード用カウンタ、３はライト用カウンタ、６はス
イッチング回路、７は不揮発性メモリ、８はライト信号
出力制御回路用のフリップフロップ、９はライト信号出
力制御回路用のアンドゲート、１４は負論理のアンドゲ
ート、１５はマイクロプロセッサ、１６はアドレスバス
、１７はデータバス。 （外２名）
の誤書き込み防止装置を示すブロック接続図、第２図は
誤書き込みの防止処理を示すフローチャート、第３図お
よび第４図は不揮発性メモリに対するリード時およびラ
イト時における回路ブロック各部の信号のタイムチャー
ト、第５図は不揮発性メモリの静電容量放電回路図であ
る。 ２はリード用カウンタ、３はライト用カウンタ、６はス
イッチング回路、７は不揮発性メモリ、８はライト信号
出力制御回路用のフリップフロップ、９はライト信号出
力制御回路用のアンドゲート、１４は負論理のアンドゲ
ート、１５はマイクロプロセッサ、１６はアドレスバス
、１７はデータバス。 （外２名）
Claims (2)
- （１）不揮発性メモリ専用の電源と、この電源を上記不
揮発性メモリに供給する電源回路に入れたスイッチング
回路と、上記不揮発性メモリに対するデータの書き込み
や読み出しを要求するマイクロプロセッサと、このマイ
クロプロセッサが出力するリード出力により、上記スイ
ッチング回路をオン制御するための第１の時間幅のリー
ド用信号を出力するリード用カウンタと、上記マイクロ
プロセッサが出力するライト出力にもとづき上記第１の
時間幅のリード用信号とともに、この第１の時間幅より
も長い第２の時間幅のライト用信号を出力するライト用
カウンタと、上記ライト用信号および上記リード用信号
の出力中に、データ書き込み信号およびメモリチップの
選択信号の入力があったとき、上記第２の時間幅の期間
、上記スイッチング回路をオン制御するライト信号出力
制御回路とを備えた不揮発性メモリへの誤書き込み防止
装置。 - （２）ライト信号出力制御回路は、データ書き込み信号
およびメモリチップの選択信号の入力があったとき、ハ
イレベルの出力信号をラッチするＤ型フリップフロップ
と、この出力信号によりライト用カウンタのハイレベル
の出力信号が発生している期間、スイッチング回路をオ
ンさせるアンドゲートとからなることを特徴とする特許
請求の範囲第１項記載の不揮発性メモリへの誤書き込み
防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152988A JPS638955A (ja) | 1986-06-30 | 1986-06-30 | 不揮発性メモリへの誤書き込み防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152988A JPS638955A (ja) | 1986-06-30 | 1986-06-30 | 不揮発性メモリへの誤書き込み防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS638955A true JPS638955A (ja) | 1988-01-14 |
Family
ID=15552502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61152988A Pending JPS638955A (ja) | 1986-06-30 | 1986-06-30 | 不揮発性メモリへの誤書き込み防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS638955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002267520A (ja) * | 2001-03-12 | 2002-09-18 | Ricoh Co Ltd | 流量計 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081662A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | メモリ書込み回路 |
| JPS60239850A (ja) * | 1984-05-14 | 1985-11-28 | Fuji Xerox Co Ltd | 無停電メモリを備えたマイクロプロセツサシステム |
-
1986
- 1986-06-30 JP JP61152988A patent/JPS638955A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081662A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | メモリ書込み回路 |
| JPS60239850A (ja) * | 1984-05-14 | 1985-11-28 | Fuji Xerox Co Ltd | 無停電メモリを備えたマイクロプロセツサシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002267520A (ja) * | 2001-03-12 | 2002-09-18 | Ricoh Co Ltd | 流量計 |
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