JPS6410109B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グロー放電法を用いて絶縁基板上に
堆積したアモルフアスシリコン半導体薄膜の有す
るピエゾ抵抗効果特性、特に縦効果特性で得られ
る大きなゲージ率に着目して構成したひずみゲー
ジと、縦効果・横効果および斜め効果がそれぞれ
異なることに着目して構成したひずみゲージに関
する。ここでアモルフアスシリコン半導体とは、
シリコンを母材とし、液体及び気体を除く物質で
あつて、結晶学的に３次元的周期性を示さない半
導体をいう。すなわち、不規則、非晶質状のもの
で、Ｘ線回折波形で特定しうる回折ピークを全く
持たない完全なアモルフアスシリコン半導体と、
わずかながら特定しうる回折ピークを有し、いわ
ゆる微細結晶相を含んだアモルフアスシリコン半
導体とを総称して呼ぶこととする。

〔従来の技術〕

従来、ひずみゲージ用センサ材料としては、一
般にCu−Ni箔に代表される合金箔やNi−Cr線、
Cu−Ni線が用いられており、検出感度の高いも
のとしては半導体が用いられている。

合金箔を用いたものは、ダイナミツクレンジが
大きいことと、直線性がよい等から広く用いられ
ているが、次のような欠点を有する。

(1) ひずみに対する抵抗率の変化の割合、すなわ
ちゲージ率Ｇが小さく、通常Ｇ＝２〜４である
ので、出力部に増幅器を用いる必要がある。

(2) ゲージ率の温度依存性をなくすために温度補
償回路を設ける必要がある。

(3) 合金箔の比抵抗が小さいので、ひじみ検出部
の抵抗値をある値（通常100Ω前後）以上にす
るため、検出部の形状を折り返し状ストリツプ
線とする必要があり、検出部の面積が大きくな
る。

一方、半導体結晶を用いたものは、比較的ゲー
ジ率が大きく、ゲージ率Ｇが｜Ｇ｜100である
ので、検出感度は大きい。しかし、ゲージ率の温
度依存性が大きく、かつ、非直線性を示す等の幾
多の欠点を有する。

また、検出感度を高めるため、基板厚みを薄く
する必要があり、その方法としては研磨法や異方
性エツチングおよび選択性エツチングを利用した
ダイヤフラム構造を形成する方法とが用いられて
いる。これらの方法において、特に前者の場合に
は、研磨時の破損を招きやすく、また、後者の場
合には、再現性を得る上で、複雑でかつ高価な半
導体製造機器を必要とするため、できあがつたひ
ずみゲージは高価となつてしまうという欠点があ
つた。また、これらのひずみゲージはそれ自体で
の使用は難しく、一般には、被ひずみ検出部に設
けられた台座に接着剤等で安定に固定する必要が
ある。しかも被ひずみ検出部材と結晶半導体との
間における熱膨張係数の違いにより、クリープが
発生しやすく、従つて長期にわたる安定性がなか
なか得られにくいという欠点があつた。その上、
温度補償回路や非直線補正回路を必要とし、さら
に使用温度範囲が通常−20℃〜140℃と限定され
ていた。

〔発明が解決しようとする課題〕

以上述べたように結晶半導体を用いたひずみゲ
ージは、幾多の欠点を有しながらも、ゲージ率が
大きいという優れた特徴は、他をもつてかえがた
い性質である。

したがつて、薄膜化が容易である熱化学気相堆
積法（以下、熱CVD法と記す。）や真空蒸着法等
を用いて半導体薄膜ひずみゲージを構成しようと
する努力がなされてきた。

しかしながら、熱CVD法では600℃以上の基板
加熱を必要とし、一方、真空蒸着法では基板加熱
温度としては400℃前後で堆積できるというメリ
ツトがある（例えば、特開昭第47−3273号「圧電
抵抗変換器を備えた装置およびその製法」）が、
次のような欠点を有する。

(1) 真空蒸着法にて形成した半導体薄膜は長期安
定性に欠けるので、ゲージ特性のドリフトが発
生する。

(2) 蒸着条件のわずかな変動により、得られる半
導体薄膜の特性が大きくバラツキ、再現性が得
られにくかつた。従つて素子が高価となつてい
た。

〔課題を解決するための手段〕

一方、最近のプラズマCVD技術の進展により
アモルフアスシリコン半導体薄膜を、200℃とい
う低温でガラス、マイカ等絶縁性基板上に形成で
きることが相次いで確認されている（例えば「電
子材料」1981年１月号PP.56〜58）が、ひずみゲ
ージ特性については残念ながら検討されていなか
つた。はたして、上記アモルフアスシリコン半導
体薄膜が、実用性がある大きなゲージ率をもつか
どうかは誰も検証していなかつた。以上の点に鑑
み、発明者らはまず実験的検証をおこなつた。
（この結果については電気学会電子デバイス技術
委員会主催第２回「センサの基礎と応用」シンポ
ジウム講演予稿集（昭和57年５月27日（木）−28
日（金））B5−４で発表されている。） 本発明では、発明者らが発見した事実、すなわ
ち、アモルフアスシリコン半導体薄膜中に、粒径
100Å程度からなる微細結晶相を含ませることに
より、ゲージ率を32以上と大きくでき、かつ、加
えるひずみの大きさと、抵抗値の変化する割合が
よい比例関係を示すこと（以下、「直線性が良い」
と記す。）に着目し、かつアモルフアスシリコン
半導体薄膜材料の有する薄膜形成の容易さ・微細
加工性を生かして構成した小形で、かつ、高精度
なひずみゲージを提供しようとするものである。

〔作用〕

第１図および第２図は、SiF₄とH₂の混合ガス
を用い、プラズマCVD法の一つであるCDグロー
放電法により、ガラス基板上に堆積したアモルフ
アスシリコン半導体薄膜のひずみ−抵抗変化率特
性、すなわちピエゾ抵抗効果特性を示す図面であ
る。

測定には、第４図および第５図ａに示されてい
るひずみゲージを用いた。

ひずみゲージは、ガラス基板１、歪み検出用ア
モルフアスシリコン半導体薄膜抵抗体２、電極対
３，３′、リード線対５，５′とから構成される。

図中、アモルフアスシリコン半導体薄膜抵抗体
の長さＬ、幅Ｗ、厚さｔはそれぞれ10mm、１mm、
1μmである。また、ガラス基板の長さ、幅、厚み
はそれぞれ40mm、10mm、500μmである。

第１図は、ｐ形アモルフアスシリコン半導体薄
膜の特性の一例を示す図であり（具体的形成方法
は後述）、横軸はガラス基板すなわち、アモルフ
アスシリコン半導体薄膜抵抗体に加えられたひず
みの大きさε（＝△Ｌ／Ｌ、伸びをｔ）を、また
縦軸は抵抗変化率の大きさ△Ｒ／Ｒをそれぞれ示
す。ここでＬ，Ｒはひずみを加えないときの固有
長さおよび固有抵抗値を、また、△Ｌと△Ｒはひ
ずみによる長さおよび抵抗値の各変化分を、＋は
増加を、−は減少をそれぞれ示す。図中、黒丸印
は縦効果（ひずみ方向と抵抗を測定する方向が同
一）を、△印は横効果（ひずみ方向と抵抗を測定
する方向が垂直）を、＋印は斜め効果（ひつぱり
方向と抵抗体の長さ方向とのなす角度θ＝45゜の
時）をそれぞれ示している。この結果より、抵抗
変化率△Ｒ／Ｒはひずみの大きさεに正比例し、
ゲージ率Ｇ（＝（△Ｒ／Ｒ）／ε）は縦効果の時最
大値Ｇ＝32.5が得られ、横効果では負のゲージ率
が得られた。また、この場合のゲージ率の温度依
存性は0.4％／℃以下と小さい。

第２図は、ｎ形アモルフアスシリコン半導体薄
膜の特性の一例を示す図である（具体的形成方法
は後述）。図中の記号は、第１図と同じものを用
いている。

この実験結果より、ｎ形アモルフアスシリコン
半導体薄膜においても抵抗変化率△Ｒ／Ｒの大き
さはひずみの大きさεに正比例し、ゲージ率は縦
効果、横効果共に負になり、斜め効果は非常に小
さくほぼゼロに等しい。ゲージ率の絶対値は、縦
効果のとき最大となり、｜Ｇ｜＝20が得られた。
また、この場合のゲージ率の温度依存性はｐ形と
同様に小さい。

第３図は、ひずみの方向によるゲージ率の変化
特性を示す図で、図中、横軸はひずみ方向と抵抗
を測定する方向との大きさθを、また縦軸はゲー
ジ率の大きさを、＋印と黒丸印はそれぞれｐ形、
ｎ形各アモルフアスシリコン半導体薄膜を示す。
また、θ＝0゜，45゜，90゜の大きさはそれぞれ縦効
果、斜め効果、横効果に対応している。

この実験結果より、ｐ形、ｎ形各アモルフアス
シリコン半導体薄膜のゲージ率の絶対値は共に縦
効果のとき最大となり、ｐ形で正、ｎ形で負を示
している。以上の実験結果は、アモルフアスシリ
コン半導体薄膜抵抗体が優れたピエゾ抵抗効果を
有することを示し、特に、ｐ形、ｎ形共に、縦効
果のときゲージ率Ｇの絶対値は最大となるので、
ｐ形、ｎ形共に縦効果を生かした構造のアモルフ
アスシリコン半導体薄膜抵抗体は、ひずみゲージ
用センサ材料として優れた特性を示すことが確認
できた。

〔実施例〕

第４図および第５図は、本発明によるひずみゲ
ージの一実施例の構成を示す図で、特に、矢印方
向に平行に応力すなわち、ひずみが加えられるこ
とを想定した場合で、第４図は平面図を、第５図
ａは線Ｘ−X′における断面図をそれぞれ示す。

第５図ｂは、第４図に示されているアモルフア
スシリコン半導体薄膜抵抗体２の表面上に保護膜
を設けた一例を示す断面図である。ここで、前記
保護膜は電極３およびリード線５以外の上部全体
を覆い、素子が外気等により影響を受けないよう
にしている。

図中、１は絶縁性基板、２はｐ形（ｎ形）アモ
ルフアスシリコン半導体薄膜抵抗体、３，３′は
電極、４は表面保護膜、５，５′は出力用リード
線、６はひずみゲージをそれぞれ示す。

ひずみゲージ６の製造方法を次に述べる。

絶縁性基板１の材料としては、耐熱性があり、
かつヤング率の大きい絶縁体や、同様の性質を有
する導体板あるいは半導体板の表面をCVDSiO₂
膜やCVDSi₃N₄膜で覆つたものが望ましく、例え
ばガラス板、ポリミイドフイルム、金属板や半導
体の表面を絶縁薄膜（例えば、CVDSiO₂薄膜や
CVDSi₃N₄薄膜）で覆つたもの等が用いられる。
この絶縁性基板１は有機溶剤等で十分に洗浄した
後、清浄な雰囲気中で瞬時に乾燥させる。

次ぎにSiH₄又はSiF₄とH₂の混合ガスを用い、
DCグロー放電法又はRFグロー放電法を用いてア
モルフアスシリコン半導体薄膜２を堆積させる。
この場合、ドーピングガスとしては、ｐ形ではジ
ボラン（B₂H₆）、またｎ形ではホスフイン
（PH₃）又はアルシン（AsH₃）が用いられる。

この場合、アモルフアス半導体薄膜抵抗体の導
電率σが大きい程望ましく、通常σ＝1S・cm^-1以
上のものが用いられ、第１図、第２図および第３
図で示したｐ形およびｎ形各アモルフアスシリコ
ン半導体薄膜の導電率σはそれぞれ10S・cm^-1、
7.4S・cm^-1である。DCグロー放電法を用いた堆
積条件の一例としては、放電圧力0.1〜10Torr、
放電電流〜100mA／cm²、放電電圧500〜800V、
電極間隔３cm、基板温度250〜450℃、SiF₄／H₂
＝１〜10、B₂H₆／SiF₄＝100〜2500ppm、PH₃／
SiF₄＝100〜2500ppmである。この条件で堆積し
たアモルフアスシリコン半導体薄膜として、抵抗
率σ＝20S・cm^-1以上のものが容易に得られてい
る。アモルフアスシリコン半導体薄膜の導電率を
高める方法としては、放電電流を大きくする方法
あるいはドーピングガスの割合を高くする方法等
が一般的である。

以上の方法を用いて半導体薄膜を堆積した場
合、アモルフアス膜中に100Å前後の微細結晶相
が含まれるが大きなゲージ率特性は保持される。
またSi−Geの合金形アモルフアス半導体薄膜も
高い導電率が得られる。この場合、SiH₄とGeH₄
の混合ガスにB₂H₆又はPH₃，AsH₃のドーピング
ガスを添加したものを用い、DCグロー放電法
（直流電圧を印加する方法）、又はRFグロー放電
法（高周波電圧を印加する方法）を用いてアモル
フアス半導体薄膜を堆積させる。次ぎに真空蒸着
法を用いて、電極用金属膜（例えば、NiCr500
Å／Au1000Å）を堆積させる。さらにフオトエ
ツチング技術を用いて不要部を除去し、電極対
３，３′およびアモルフアスシリコン半導体薄膜
抵抗体２を形成する。

薄膜抵抗体２の形状としては、アモルフアスシ
リコン半導体薄膜−特に導電率の高い微細結晶相
が多く含まれる半導体薄膜の場合に顕著である−
の結晶軸方向としてはＸ線回析の結果、回析ピー
クが＜111＞に得られるので、ほぼ等方的物体と
みなすことができる点と、ゲージ率は縦効果の場
合絶対値が、ｐ形、ｎ形共に最大となる点を考慮
して、引張り又は圧縮方向の長さＬを長くし、横
方向の長さＷを短くした形状のものが望ましい。
このＬ／Ｗは、アモルフアス半導体薄膜の導電
率、膜厚および出力インピーダンス等を考慮して
きめられるが、通常Ｌ／Ｗ＝10〜100に設定され
る。次ぎに基板表面に保護膜４を堆積する。保護
膜としては、CVDSiO₂膜、CVDSi₃N₄膜および
ポリミイド樹脂等を用いる。フオトエツチング技
術を用いて、電極パツド部の保護膜を除去する。
最後に、電極対３，３′に取り出し用リード線対
５，５′を取り付けて完成する。リード線として
は、ビームリード方式又は、Au線やAuリボン線
等をワイヤボンデングすることによつて構成され
る。

以上の製造方法では、アモルフアスシリコン半
導体薄膜抵抗体および電極対の形成にフオトエツ
チング技術を用いたが、メタルマスクを用いた方
法でも形成できる。この場合は、アモルフアスシ
リコン半導体薄膜を堆積する時、あるいは真空蒸
着法を用いて電極金属薄を堆積する時に不要部を
メタルマスクでカバーする方法が用いられる。

第６図および第７図は本発明による他の実施例
を示す図で、第６図に平面図を、また第７図に第
６図の線Ｘ−X′における断面模式図を示す。

図中、１１は絶縁性基板、１２はｐ形（ｎ形）
アモルフアスシリコン半導体薄膜抵抗体、１３，
１３′は電極対、１５，１５′はリード線対、１６
はひずみゲージをそれぞれ示す。このひずみゲー
ジ１６は矢印方向に引つぱり応力又は縮み応力が
加えられることを想定した形状のものである。本
実施例のひずみゲージ１６は前記のひずみゲージ
６のリード線対５，５′が左右２つの方向に別れ
ていたのを、同一方向に取り出す形としたもの
で、製造方法は前記のものと同一のものを用いて
構成できる。

第８図は本発明による他の実施例を示す図で、
図中、２１は絶縁性基板、２２Ａ，２２Ｂは各ア
モルフアスシリコン半導体薄膜抵抗体、２３Ａ，
２３′Ａ，２３Ｂ，２３′Ｂは各電極対、２５Ａ，
２５′Ａ，２５Ｂ，２５′Ｂは各リード線対、２６
Ａ，２６Ｂは各ひずみ測定用抵抗、２７はひずみ
ゲージをそれぞれ示す。この場合、２６Ｂは２６
Ａを時計方向に90度回転して配列される。このひ
ずみゲージ２７は、縦効果および横効果の両方を
同一素子で測定できる構造としたものである。

第３図に示したようにアモルフアス半導体薄膜
のピエゾ抵抗効果によるゲージ率は縦効果と横効
果では、異なるので、被ひずみ測定体に本ひずみ
ゲージ２７を貼り付けて各抵抗値の変化分を測定
することにより、ひずみゲージに加えられたひず
み方向およびひずみの大きさを同時に測定でき
る。

第９図は本発明による他の実施例を示す図で、
図中、３１は絶縁性基板、３２はアモルフアスシ
リコン半導体薄膜抵抗体、３３，３３′は電極対、
３５，３５′はリード線対、３６Ａ，３６Ｂ，３
６Ｃは各ひずみ測定用抵抗で互いに45゜ずつ反時
計方向に回転して配列され、３７はひずみゲージ
を示す。この場合、縦効果、横効果、斜め効果が
同時に測定できるので、被ひずみ測定物体に本ひ
ずみゲージ３７を貼り付けて測定すれば、被ひず
み測定物体のひずみの大きさおよびひずみ方向を
高精度で測定することができる。第８図および第
９図で述べたひずみゲージ２７，３７は、第４図
および第５図で示したひずみゲージ６と同一製造
方法を用いて構成できる。

次にグロー放電法について若干述べる。グロー
放電法には直流電界中でグロー放電を発生させる
DCグロー放電法と高周波電界中でグロー放電を
発生させるRFグロー放電法がある。第１０図は
RFグロー放電法により、絶縁性基板等にアモル
フアスシリコン半導体薄膜を堆積させる装置例で
ある。

この装置は真空容器３８と真空容器内に平行に
配列されたアノード３９およびカソード４０、ガ
ス４１を真空容器内に給気又は排気するための給
気口４２および排気口４３、アノードおよびカソ
ードを加熱するヒータ４４等から構成される。絶
縁性基板４５はアノード又はカソード上に置かれ
る。ガス４１としては、通常SiH₄又はSiF₄とH₂
の混合ガスにドーピングガス（例えばPH₃，
AsH₃，B₂H₆等）を添加したものが用いられる。
グロー放電中の真空圧力は数Torr、放電電圧は
ほぼ一定で放電電流は１〜100mA／cm²であり、
ガス反応の大部分は陽光柱（プラズマ46）内で起
る。特に、このグロー放電法では基板温度が400
℃以下という低温度でアモルフアス半導体薄膜を
堆積できるという特徴を有する（従来の薄膜製造
のための熱CVD法では基板温度として600〜700
℃が必要であつた）。

〔発明の効果〕

次に本発明の効果を述べる。

(1) 絶縁性基板にポリミイドフイルムを用いた安
価なひずみゲージが形成できる。

(2) ゲージ率、導電率が共に大きなアモルフアス
シリコン半導体薄膜抵抗体を用いたので、高感
度なひずみゲージを構成できる。

(3) フオトエツチング技術に代表される微細加工
技術が使用できるので、超小形のひずみゲージ
等を構成できる。

(4) 製造方法が容易なので、安価なひずみゲージ
を製作できる。

(5) ゲージ率が大きく、かつ直線性が良いので出
力用増幅器や補正用回路の構成が容易になる。

(6) 同一絶縁基板上に縦効果、横効果および斜め
効果測定用抵抗素子を構成でき、しかも各効果
におけるゲージ率が異なるので、被ひずみ測定
物体のひずみの大きさおよびひずみ方向を高精
度に検出するひずみゲージを構成できる。

(7) 温度特性がよいので、比較的高温度用ひずみ
ゲージを構成できる。

以上述べたように、本発明によるひずみゲージ
は従来のものよりも幾多の利点を有している。

【図面の簡単な説明】

第１図はｐ形アモルフアスシリコン半導体薄膜
のピエゾ抵抗効果特性を示す図、第２図はｎ形ア
モルフアスシリコン半導体薄膜のピエゾ抵抗効果
特性を示す図、第３図はアモルフアスシリコン半
導体薄膜のひずみ方向に対するゲージ率の変化を
示す図、第４図及び第５図は本発明によるひずみ
ゲージの一実施例を示す図で、第４図は平面図、
第５図ａは第４図の線Ｘ−X′での断面図を示す
図、第５図ｂは保護膜を設けた例を示す断面図、
第６図、第７図はひずみゲージの他の実施例を示
す図で第６図は平面図、第７図は第６図の線Ｘ−
X′における断面図を示す図、第８図はひずみゲ
ージの他の実施例を示す図、第９図はひずみゲー
ジの他の実施例を示す図、第１０図はグロー放電
法に係る装置例を示す図である。 図中、１，１１，２１，３１，４５は絶縁性基
板、２，１２，２２Ａ，２２Ｂ，３２はアモルフ
アス半導体薄膜抵抗体、３，３′，１３，１３′，
２３Ａ，２３′Ａ，２３Ｂ，２３′Ｂ，３３，３
３′は電極対、４は保護膜、５，５′，１５，１
５′，２５Ａ，２５′Ａ，２５Ｂ，２５′Ｂ，３５，
３５′はリード線対、６，１６，２７，３７はひ
ずみゲージ、２６Ａ，２６Ｂ，３６Ａ，３６Ｂ，
３６Ｃは各ひずみ測定用抵抗、３９は陽極（アノ
ード）、４０は陰極（カソード）をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 絶縁性基板上に設けられた薄膜状の抵抗体と
   該抵抗体に電流を導くための一対の電極とを備え
   たひずみゲージにおいて、 前記抵抗体を構成する物質が、グロー放電法に
   より形成されたアモルフアスシリコン半導体であ
   ることを特徴とするひずみゲージ。 ２ 絶縁性基板２１と；該基板上に設けられ、Ｕ
   字形状をもつアモルフアスシリコン半導体で成る
   第１の薄膜２２Ａと；該基板上に該第１の薄膜と
   異なる向きをもつＵ字形状のアモルフアスシリコ
   ン半導体で成る第２の薄膜２２Ｂと；該第１およ
   び第２の薄膜にそれぞれ電流を導入するためにそ
   れぞれ備えれらた電極対２３Ａ，２３′Ａ，２３
   Ｂ，２３′Ｂと；前記各電極対に接して設けられ
   たそれぞれのリード線対２５Ａ，２５′Ａ，２５
   Ｂ，２５′Ｂとから成るひずみゲージ。