JPS6410936B2 - - Google Patents

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Publication number
JPS6410936B2
JPS6410936B2 JP56198024A JP19802481A JPS6410936B2 JP S6410936 B2 JPS6410936 B2 JP S6410936B2 JP 56198024 A JP56198024 A JP 56198024A JP 19802481 A JP19802481 A JP 19802481A JP S6410936 B2 JPS6410936 B2 JP S6410936B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
bonding
bumps
substrate
plating
Prior art date
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Expired
Application number
JP56198024A
Other languages
English (en)
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JPS5897840A (ja
Inventor
Shin Tada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPS5897840A publication Critical patent/JPS5897840A/ja
Publication of JPS6410936B2 publication Critical patent/JPS6410936B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 本発明は半導体素子のボンデイング方法、さら
に詳しくはフエイスダウンボンデイング方法に関
するものである。
フエイスダウンボンデイング方法は、ワイヤリ
ード或いはビームリードなどのリード線を用いな
いで、半導体チツプに設けた接続端子（バンプ）
を用いてボンデイングするボンデイングの一方法
である。
フエイスダウンボンデイング方法の特徴は、 (1) ボンデイング工程が簡単化できる。
(2) 自動化が可能である。
等である。
第１図フエイスダウンボンデイング方法によつ
てボンデイングされた半導体チツプの断面図を載
せる。１がLSI等の半導体チツプであり、２が銅
２ａ及びハンダ２ｂのバンプであり、基板３上の
導体の銅箔４とメツキ５（金メツキ５ａ，ニツケ
ルメツキ５ｂ）を介して接続している。
従来のフエイスダウンボンデイング方法の問題
点は、メツキ５の表面がフラツトであるためメツ
キ５とバンプ２の接合部分が基板の表面と平行方
向の外力に対し弱いということである。
本発明は上記の欠点をなくすため、半導体チツ
プと基板上の接合部分において、半導体チツプの
バンプを基板上のメツキのない導体箔と直接接続
させ、バンプと導体箔の接続部分と非接続部分と
で段差を生じさせ、ボンデイングの強度を増すこ
とを目的とする。
本発明のボンデイング方法の一実施例を図面を
参照しつつ説明する。
第２図は銅箔４をラミネートしたガラスエポキ
シよりなる基板３上の、半導体チツプのバンプと
銅箔４のボンデイング相当部にフオトレジスト６
のパターンを形成する工程である。次いで従来技
術に従い銅箔４の酸化防止のためのメツキ５（金
メツキ５ａ，ニツケルメツキ５ｂ）を施す（第３
図）。メツキは前記に限定するわけではない。フ
オトレジスト６を洗い落とすと第４図の如く銅箔
４を底としてメツキ５の一部に凹部７ができる。
該凹部７にLSI等の半導体チツプ１の銅２ａ及び
ハンダ２ｂのバンプ２の凸部をはめる。バンプ２
のハンダ２ｂでハンダ付けを完成する（第５図）。
もちろん第４図の凹部はLSI等の半導体チツプ
１のバンプ２の数，形状に応じて適宜変える。
なお、銅箔４自体は外気にさらすと容易に酸化
しハンダ付けが不可能になるため、フオトレジス
ト６の剥離はハンダ付け直前で行うと良い。フオ
トレジスト６の剥離にはメチルイソブチルケトン
とかアルコール類の溶剤を浸すと早く処理が行え
る。
以上本発明のボンデイング方法によれば、半導
体チツプと基板の接合部が従来のものより強化さ
れ、しかもバンプ付き半導体チツプの基板への接
合の位置合わせが、基板上の凹部にバンプの凸部
を合わすべく実施すれば良く、容易である。
【図面の簡単な説明】
第１図は従来のボンデイング法による半導体チ
ツプと基板のボンデイング断面図、第２図乃至第
５図は本発明のボンデイング法の各工程の部分断
面図である。 １…半導体チツプ、２…バンプ、３…基板、４
…銅箔、５…メツキ、６…フオトレジスト、７…
凹部。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体チツプ上に突出した接続端子（バン
    プ）を用いて半導体チツプと基板上の電極接続用
    の導体箔を結合しボンデイングを行う方法におい
    て、 導体箔を設けた基板上に、導体箔上の半導体チ
    ツプのバンプと導体箔とが接合する領域外のみに
    導体箔保護のメツキを施し、 半導体チツプのバンプとメツキのない領域の導
    体箔とを直接接続することを特徴とするボンデイ
    ング方法。
JP56198024A 1981-12-08 1981-12-08 ボンデイング方法 Granted JPS5897840A (ja)

Priority Applications (1)

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JP56198024A JPS5897840A (ja) 1981-12-08 1981-12-08 ボンデイング方法

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JP56198024A JPS5897840A (ja) 1981-12-08 1981-12-08 ボンデイング方法

Publications (2)

Publication Number Publication Date
JPS5897840A JPS5897840A (ja) 1983-06-10
JPS6410936B2 true JPS6410936B2 (ja) 1989-02-22

Family

ID=16384248

Family Applications (1)

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JP56198024A Granted JPS5897840A (ja) 1981-12-08 1981-12-08 ボンデイング方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04170811A (ja) * 1990-11-05 1992-06-18 Fujitsu Ltd 弾性表面波デバイス

Also Published As

Publication number Publication date
JPS5897840A (ja) 1983-06-10

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