JPS641943B2 - - Google Patents
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- JPS641943B2 JPS641943B2 JP55099584A JP9958480A JPS641943B2 JP S641943 B2 JPS641943 B2 JP S641943B2 JP 55099584 A JP55099584 A JP 55099584A JP 9958480 A JP9958480 A JP 9958480A JP S641943 B2 JPS641943 B2 JP S641943B2
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- semiconductor
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタの改
良に関する。
良に関する。
絶縁ゲート電界効果トランジスタとして従来、
第１図に示す如く、N-型の半導体基板１内にそ
の主面２側よりN+型の半導体領域３及びＰ型の
半導体領域４が形成され、又半導体領域４内に主
面２側よりN+型の半導体領域５が形成され、一
方半導体領域４の半導体領域５と半導体基板１の
半導体領域４及び３間の領域６との間の領域７に
於ける主面２側の表面８上に絶縁層９を介して導
電性層１０が配され、又半導体領域３及び５に主
面２側より導電性層１１及び１２がオーミツクに
附され、更に半導体領域４にその領域５よりみて
領域７側とは反対側の領域１３に於て主面２側よ
り導電性層１４がオーミツクに附されてなり、而
して半導体基板１及び半導体領域３をドレイン領
域、半導体領域５をソース領域、半導体領域４の
半導体領域５と半導体基板１の半導体領域４及び
３間の領域６との間の領域７をチヤンネル形成用
領域、絶縁層９をゲート用絶縁層、導電性層１０
をゲート電極、導電性層１１及び１２を夫々ドレ
イン電極及びソース電極、導電性層１４をバツク
ゲート電極とせる構成のものが提案されている。
第１図に示す如く、N-型の半導体基板１内にそ
の主面２側よりN+型の半導体領域３及びＰ型の
半導体領域４が形成され、又半導体領域４内に主
面２側よりN+型の半導体領域５が形成され、一
方半導体領域４の半導体領域５と半導体基板１の
半導体領域４及び３間の領域６との間の領域７に
於ける主面２側の表面８上に絶縁層９を介して導
電性層１０が配され、又半導体領域３及び５に主
面２側より導電性層１１及び１２がオーミツクに
附され、更に半導体領域４にその領域５よりみて
領域７側とは反対側の領域１３に於て主面２側よ
り導電性層１４がオーミツクに附されてなり、而
して半導体基板１及び半導体領域３をドレイン領
域、半導体領域５をソース領域、半導体領域４の
半導体領域５と半導体基板１の半導体領域４及び
３間の領域６との間の領域７をチヤンネル形成用
領域、絶縁層９をゲート用絶縁層、導電性層１０
をゲート電極、導電性層１１及び１２を夫々ドレ
イン電極及びソース電極、導電性層１４をバツク
ゲート電極とせる構成のものが提案されている。
所で斯る絶縁ゲート電界効果トランジスタの構
成によれば、ソース電極としての導電性層１２及
びバツクゲート電極としての導電性層１４とドレ
イン電極としての導電性層１１との間に導電性層
１１側を正とする所要の作動電源２０を負荷２１
を通じて接続し、又導電性層１２及び１４とゲー
ト電極としての導電性層１０との間に制御電圧源
２３を接続せる状態で、制御電圧源２３より得ら
れる制御電圧の値が所定の値（閾値）以上の値と
なれば、チヤンネル形成用領域としての半導体領
域４の領域７の表面８側にＮ型反転層によるチヤ
ンネルが形成され、従つてオン状態が得られる
為、負荷２１に作動電源２０より、導電性層１
１、ドレイン領域としての半導体領域３及び半導
体基板１の領域３及び４間の領域６、チヤンネル
形成用領域としての領域７に形成せるチヤンネ
ル、ソース領域としての半導体領域５、導電性層
１２を通つてこの場合の制御電圧の値に応じた値
の電流が供給され、又斯る状態より制御電圧源２
３より得られる制御電圧の値が閾値より低い値を
とれば、上述せるチヤンネルが形成されず、従つ
てオフ状態が得られる為、負荷２１に上述せる電
流が供給されないという、絶縁ゲート電界効果ト
ランジスタとしての機能が得られるものである。
成によれば、ソース電極としての導電性層１２及
びバツクゲート電極としての導電性層１４とドレ
イン電極としての導電性層１１との間に導電性層
１１側を正とする所要の作動電源２０を負荷２１
を通じて接続し、又導電性層１２及び１４とゲー
ト電極としての導電性層１０との間に制御電圧源
２３を接続せる状態で、制御電圧源２３より得ら
れる制御電圧の値が所定の値（閾値）以上の値と
なれば、チヤンネル形成用領域としての半導体領
域４の領域７の表面８側にＮ型反転層によるチヤ
ンネルが形成され、従つてオン状態が得られる
為、負荷２１に作動電源２０より、導電性層１
１、ドレイン領域としての半導体領域３及び半導
体基板１の領域３及び４間の領域６、チヤンネル
形成用領域としての領域７に形成せるチヤンネ
ル、ソース領域としての半導体領域５、導電性層
１２を通つてこの場合の制御電圧の値に応じた値
の電流が供給され、又斯る状態より制御電圧源２
３より得られる制御電圧の値が閾値より低い値を
とれば、上述せるチヤンネルが形成されず、従つ
てオフ状態が得られる為、負荷２１に上述せる電
流が供給されないという、絶縁ゲート電界効果ト
ランジスタとしての機能が得られるものである。
又第１図にて上述せる従来の絶縁ゲート電界効
果トランジスタの構成によれば、上述せる絶縁ゲ
ート電界効果トランジスタとしての機能が得られ
るものであるが、ドレイン領域がN-型の半導体
基板１従つてドレイン電極としての導電性層１１
の附されてなるN+型従つて比抵抗の低い半導体
領域３に比し高い比抵抗を有する半導体基板１を
含んで構成されていることにより、導電性層１１
及び１２間の耐圧が、若しドレイン領域を構成せ
る半導体基板１及び半導体領域３が半導体領域３
と同じ比抵抗を有する半導体領域を以つて構成さ
れているものとした場合に比し高く、又その耐圧
は、これを半導体基板１の比抵抗を高くすればす
る程、又半導体領域４及び３間の間隔従つて半導
体基板１の半導体領域４及び３間の領域７の長さ
を大とすればする程、より高くし得るという特徴
を有するものである。
果トランジスタの構成によれば、上述せる絶縁ゲ
ート電界効果トランジスタとしての機能が得られ
るものであるが、ドレイン領域がN-型の半導体
基板１従つてドレイン電極としての導電性層１１
の附されてなるN+型従つて比抵抗の低い半導体
領域３に比し高い比抵抗を有する半導体基板１を
含んで構成されていることにより、導電性層１１
及び１２間の耐圧が、若しドレイン領域を構成せ
る半導体基板１及び半導体領域３が半導体領域３
と同じ比抵抗を有する半導体領域を以つて構成さ
れているものとした場合に比し高く、又その耐圧
は、これを半導体基板１の比抵抗を高くすればす
る程、又半導体領域４及び３間の間隔従つて半導
体基板１の半導体領域４及び３間の領域７の長さ
を大とすればする程、より高くし得るという特徴
を有するものである。
然し乍ら第１図にて上述せる絶縁ゲート電界効
果トランジスタの構成の場合、上述せる如く導電
性層１１及び１２間の耐圧が高いものであるが、
上述せる如くにオン状態が得られている状態での
導電性層１２及び１１間の抵抗即ち所謂オン抵抗
が高く、従つて上述せる如くオン状態が得られて
いて負荷に電流を供給している状態でのその電流
値を大なるものとして得るに一定の限度を有する
という欠点を有していた。
果トランジスタの構成の場合、上述せる如く導電
性層１１及び１２間の耐圧が高いものであるが、
上述せる如くにオン状態が得られている状態での
導電性層１２及び１１間の抵抗即ち所謂オン抵抗
が高く、従つて上述せる如くオン状態が得られて
いて負荷に電流を供給している状態でのその電流
値を大なるものとして得るに一定の限度を有する
という欠点を有していた。
依つて本発明は第１図にて上述せる従来の絶縁
ゲート電界効果トランジスタと同様の絶縁ゲート
電界効果トランジスタとしての機能が得られる
も、上述せる欠点のない新規な絶縁ゲート電界効
果トランジスタを提案せんとするもので、以下詳
述する所より明らかとなるであろう。
ゲート電界効果トランジスタと同様の絶縁ゲート
電界効果トランジスタとしての機能が得られる
も、上述せる欠点のない新規な絶縁ゲート電界効
果トランジスタを提案せんとするもので、以下詳
述する所より明らかとなるであろう。
第２図は本発明に依る絶縁ゲート電界効果トラ
ンジスタの一例を示し、P-型の半導体基板３０
の主面３１上にＮ型の半導体層３２及びＰ型の半
導体層３３がそれ等の半導体基板３０側とは反対
側の主面３４及び３５をして同一平面内に在らし
めた関係で並置連接して形成され、又半導体層３
２内にその主面３４側よりN+型の半導体領域３
６が形成され、更に半導体層３３内にその主面３
５側より同様にN+型の半導体領域３７が形成さ
れ、尚更に半導体基板３０内にその半導体層３２
及び３３側とは反対側の主面３８側よりP+型の
半導体領域３９が形成され、一方半導体層３３の
半導体領域３７及び半導体層３２間の領域４０に
於ける主面３５側の表面４２上に絶縁層４２を介
して導電性層４３が配され、又半導体領域３６及
び３７に夫々主面３４及び３５側より導電性層４
４及び４５がオーミツクに附され、更に半導体層
３３にその領域３７よりみて領域４０側とは反対
側の領域４９に於て主面３５側より導電性層４６
が附され、尚更に半導体領域３９に半導体層３２
及び３３側とは反対側より導電性層４７がオーミ
ツクに附されてなり、従つて半導体領域３６によ
るN+型の第１の半導体領域Ｑ１と、半導体層３
２による第１の半導体領域Ｑ１に連接せるＮ型の
第２の半導体領域Ｑ２と、半導体領域３３による
第１の半導体領域Ｑ１には連接せざるも第２の半
導体領域Ｑ２に連接せる第３の半導体領域Ｑ３
と、半導体領域３７による第１及び第２の半導体
領域Ｑ１及びＱ２には連接せざるも第３の半導体
領域Ｑ３に連接せるN+型の第４の半導体領域Ｑ
４と、半導体層３３の領域４０による第３の半導
体領域Ｑ３の第２及び第４の半導体領域Ｑ２及び
Ｑ４間の領域Ｂ１の表面４１による表面Ｓ１上に
絶縁層４２による絶縁層Ｉを介して配された導電
性層４３による導電性層MGと、第１の半導体領
域Ｑ１にオーミツクに附された導電性層４４によ
る導電性層MDと、第４の半導体領域Ｑ４にオー
ミツクに附された導電姓層４５による導電性層
MSと、第３の半導体領域Ｑ３にオーミツクに附
された導電姓層４６による導電姓層MBとを具備
し、又半導体基板３０による等１及び第４の半導
体領域には連接せざるも少くとも第２の半導体領
域Ｑ２の第１及び第３の半導体領域Ｑ１及びＱ２
間の領域Ｂ２及び第３の半導体領域Ｑ３に連接せ
るP-型の即ち第２の半導体領域Ｑ２に比し高い
比抵抗を有し且Ｐ型を有する第５の半導体領域Ｑ
５（図に於ては第２の半導体領域Ｑ２の領域Ｂ２
の外、第２の半導体領域Ｑ２の第１の半導体領域
Ｑ１下の領域Ｂ３及び第２の半導体領域Ｑ２の第
１の半導体領域Ｑ１よりみて領域Ｂ２側とは反対
側の領域Ｂ４にも連接している）と、その第５の
半導体領域Ｑ５にP+型の半導体領域３９を介し
て附された導電性層４７による導電性層MQとを
具備する構成を有し、又半導体層３２の半導体層
３３及び半導体領域３６間の領域に主面３４側よ
り半導体基板３０側にそれに達することなしに延
長せるＵ字状の溝Ｈが形成され、従つて上述せる
第１、第２、第３、第４及び第５の半導体領域Ｑ
１、Ｑ２、Ｑ３、Ｑ４及びＱ５、上述せる絶縁層
Ｉ、上述せる導電性層MG、MS、MD及びMQの
外、半導体層３２の半導体領域３６及び半導体層
３３の領域による第２の半導体領域Ｑ２の第１及
び第３の半導体領域Ｑ１及びＱ３間の領域Ｂ２
に、その半導体基板３０による第５の半導体領域
Ｑ５の連接せざる側より第５の半導体領域Ｑ５側
にそれに達することなしに延長せる溝Ｈを具備す
る構成を有する。
ンジスタの一例を示し、P-型の半導体基板３０
の主面３１上にＮ型の半導体層３２及びＰ型の半
導体層３３がそれ等の半導体基板３０側とは反対
側の主面３４及び３５をして同一平面内に在らし
めた関係で並置連接して形成され、又半導体層３
２内にその主面３４側よりN+型の半導体領域３
６が形成され、更に半導体層３３内にその主面３
５側より同様にN+型の半導体領域３７が形成さ
れ、尚更に半導体基板３０内にその半導体層３２
及び３３側とは反対側の主面３８側よりP+型の
半導体領域３９が形成され、一方半導体層３３の
半導体領域３７及び半導体層３２間の領域４０に
於ける主面３５側の表面４２上に絶縁層４２を介
して導電性層４３が配され、又半導体領域３６及
び３７に夫々主面３４及び３５側より導電性層４
４及び４５がオーミツクに附され、更に半導体層
３３にその領域３７よりみて領域４０側とは反対
側の領域４９に於て主面３５側より導電性層４６
が附され、尚更に半導体領域３９に半導体層３２
及び３３側とは反対側より導電性層４７がオーミ
ツクに附されてなり、従つて半導体領域３６によ
るN+型の第１の半導体領域Ｑ１と、半導体層３
２による第１の半導体領域Ｑ１に連接せるＮ型の
第２の半導体領域Ｑ２と、半導体領域３３による
第１の半導体領域Ｑ１には連接せざるも第２の半
導体領域Ｑ２に連接せる第３の半導体領域Ｑ３
と、半導体領域３７による第１及び第２の半導体
領域Ｑ１及びＱ２には連接せざるも第３の半導体
領域Ｑ３に連接せるN+型の第４の半導体領域Ｑ
４と、半導体層３３の領域４０による第３の半導
体領域Ｑ３の第２及び第４の半導体領域Ｑ２及び
Ｑ４間の領域Ｂ１の表面４１による表面Ｓ１上に
絶縁層４２による絶縁層Ｉを介して配された導電
性層４３による導電性層MGと、第１の半導体領
域Ｑ１にオーミツクに附された導電性層４４によ
る導電性層MDと、第４の半導体領域Ｑ４にオー
ミツクに附された導電姓層４５による導電性層
MSと、第３の半導体領域Ｑ３にオーミツクに附
された導電姓層４６による導電姓層MBとを具備
し、又半導体基板３０による等１及び第４の半導
体領域には連接せざるも少くとも第２の半導体領
域Ｑ２の第１及び第３の半導体領域Ｑ１及びＱ２
間の領域Ｂ２及び第３の半導体領域Ｑ３に連接せ
るP-型の即ち第２の半導体領域Ｑ２に比し高い
比抵抗を有し且Ｐ型を有する第５の半導体領域Ｑ
５（図に於ては第２の半導体領域Ｑ２の領域Ｂ２
の外、第２の半導体領域Ｑ２の第１の半導体領域
Ｑ１下の領域Ｂ３及び第２の半導体領域Ｑ２の第
１の半導体領域Ｑ１よりみて領域Ｂ２側とは反対
側の領域Ｂ４にも連接している）と、その第５の
半導体領域Ｑ５にP+型の半導体領域３９を介し
て附された導電性層４７による導電性層MQとを
具備する構成を有し、又半導体層３２の半導体層
３３及び半導体領域３６間の領域に主面３４側よ
り半導体基板３０側にそれに達することなしに延
長せるＵ字状の溝Ｈが形成され、従つて上述せる
第１、第２、第３、第４及び第５の半導体領域Ｑ
１、Ｑ２、Ｑ３、Ｑ４及びＱ５、上述せる絶縁層
Ｉ、上述せる導電性層MG、MS、MD及びMQの
外、半導体層３２の半導体領域３６及び半導体層
３３の領域による第２の半導体領域Ｑ２の第１及
び第３の半導体領域Ｑ１及びＱ３間の領域Ｂ２
に、その半導体基板３０による第５の半導体領域
Ｑ５の連接せざる側より第５の半導体領域Ｑ５側
にそれに達することなしに延長せる溝Ｈを具備す
る構成を有する。
以上が本発明による絶縁ゲート電界効果トラン
ジスタの一例構成であるが、斯る構成によれば、
その第１及び第２の半導体領域Ｑ１及びＱ２が第
１図にて上述せる従来の絶縁ゲート電界効果トラ
ンジスタの半導体基板１及び半導体領域３に、第
４の半導体領域Ｑ４が第１図の半導体領域５に、
第３の半導体領域Ｑ３の第２及び第４の半導体領
域Ｑ２及びＱ４間の領域Ｂ１が第１図の半導体領
域４の半導体領域５と半導体基板１の半導体領域
４及び３間の領域６との間の領域７に、絶縁層Ｉ
が第１図の絶縁層９に、導電性層MG、MD、
MS及びMBが夫々第１図の導電性層１０、１１、
１２及び１４に対応していることにより、第１及
び第２の半導体領域Ｑ１及びＱ２をドレイン領
域、第４の半導体領域Ｑ４をソース領域、第３の
半導体領域Ｑ３の第２及び第４の半導体領域Ｑ２
及びＱ４間の領域Ｂ１をチヤンネル形成用領域、
絶縁層Ｉをゲート用絶縁層、導電性層MG、
MD、MS及びMBを夫々ゲート電極、ドレイン
電極、ソース電極及びバツクゲート電極とせる絶
縁ゲート電界効果トランジスタを構成しているこ
と明らかである。
ジスタの一例構成であるが、斯る構成によれば、
その第１及び第２の半導体領域Ｑ１及びＱ２が第
１図にて上述せる従来の絶縁ゲート電界効果トラ
ンジスタの半導体基板１及び半導体領域３に、第
４の半導体領域Ｑ４が第１図の半導体領域５に、
第３の半導体領域Ｑ３の第２及び第４の半導体領
域Ｑ２及びＱ４間の領域Ｂ１が第１図の半導体領
域４の半導体領域５と半導体基板１の半導体領域
４及び３間の領域６との間の領域７に、絶縁層Ｉ
が第１図の絶縁層９に、導電性層MG、MD、
MS及びMBが夫々第１図の導電性層１０、１１、
１２及び１４に対応していることにより、第１及
び第２の半導体領域Ｑ１及びＱ２をドレイン領
域、第４の半導体領域Ｑ４をソース領域、第３の
半導体領域Ｑ３の第２及び第４の半導体領域Ｑ２
及びＱ４間の領域Ｂ１をチヤンネル形成用領域、
絶縁層Ｉをゲート用絶縁層、導電性層MG、
MD、MS及びMBを夫々ゲート電極、ドレイン
電極、ソース電極及びバツクゲート電極とせる絶
縁ゲート電界効果トランジスタを構成しているこ
と明らかである。
従つて第２図にて上述せる本発明による絶縁ゲ
ート電界効果トランジスタの構成によれば、ソー
ス電極としての導電性層MS、バツクゲート電極
としての導電性層MB及び導電性層MQとドレイ
ン電極としての導電性層MDとの間に導電性層
MD側を正とする所要の作動電源５０を負荷５１
を通じて接続し、又導電性層MS、MB及びMQ
とゲート電極としての導電性層MGとの間に制御
電圧源５３を接続せる状態で、制御電圧源５３よ
り得られる制御電圧の値が所定の値（閾値）以上
の値となれば、チヤンネル形成用領域としての第
３の半導体領域Ｑ３の領域Ｂ１の表面側にＮ型反
転層によるチヤンネルが形成され、従つてオン状
態が得られる為、負荷５１に作動電源５０より、
導電性層MD、ドレイン領域としての第１の半導
体領域Ｑ１及び第２の半導体領域Ｑ２の領域Ｂ
２、チヤンネル形成用領域としての領域Ｂ１に形
成せるチヤンネル、ソース領域としての第４の半
導体領域Ｑ４、導電性層MSを通つてこの場合の
制御電圧の値に応じた値の電流が供給され、又斯
る状態より制御電圧源５３より得られる制御電圧
の値が閾値より低い値をとれば、上述せるチヤン
ネルが形成されず、従つてオフ状態が得られる
為、負荷５１に上述せる電流が供給されないとい
う、第１図にて上述せる絶縁ゲート電界効果トラ
ンジスタの場合と同様の絶縁ゲート電界効果トラ
ンジスタとしての機能が得られるものである。
ート電界効果トランジスタの構成によれば、ソー
ス電極としての導電性層MS、バツクゲート電極
としての導電性層MB及び導電性層MQとドレイ
ン電極としての導電性層MDとの間に導電性層
MD側を正とする所要の作動電源５０を負荷５１
を通じて接続し、又導電性層MS、MB及びMQ
とゲート電極としての導電性層MGとの間に制御
電圧源５３を接続せる状態で、制御電圧源５３よ
り得られる制御電圧の値が所定の値（閾値）以上
の値となれば、チヤンネル形成用領域としての第
３の半導体領域Ｑ３の領域Ｂ１の表面側にＮ型反
転層によるチヤンネルが形成され、従つてオン状
態が得られる為、負荷５１に作動電源５０より、
導電性層MD、ドレイン領域としての第１の半導
体領域Ｑ１及び第２の半導体領域Ｑ２の領域Ｂ
２、チヤンネル形成用領域としての領域Ｂ１に形
成せるチヤンネル、ソース領域としての第４の半
導体領域Ｑ４、導電性層MSを通つてこの場合の
制御電圧の値に応じた値の電流が供給され、又斯
る状態より制御電圧源５３より得られる制御電圧
の値が閾値より低い値をとれば、上述せるチヤン
ネルが形成されず、従つてオフ状態が得られる
為、負荷５１に上述せる電流が供給されないとい
う、第１図にて上述せる絶縁ゲート電界効果トラ
ンジスタの場合と同様の絶縁ゲート電界効果トラ
ンジスタとしての機能が得られるものである。
又第２図にて上述せる本発明による絶縁ゲート
電界効果トランジスタの構成によれば、上述せる
絶縁ゲート電界効果トランジスタとしての機能が
得られるものであるが、第３の半導体領域Ｑ３
と、第２の半導体領域Ｑ２の第３及び第１の半導
体領域Ｑ３及びＱ１間の領域Ｂ２とに連接せる第
５の半導体領域Ｑ５と、第２の半導体領域Ｑ２の
第３及び第１の半導体領域Ｑ３及びＱ１間の領域
Ｂ２にその第５の半導体領域Ｑ５の連接せざる側
より第５の半導体領域Ｑ５側にそれに達すること
なしに延長せる溝Ｈとを有していることにより、
導電性層MS及びMD間に大なる電圧が印加され
た場合、第２及び第５の半導体領域Ｑ２及びＱ５
間のPN接合により溝Ｈに達する空乏層が得ら
れ、而してその空乏層によつて第２の半導体領域
Ｑ２が溝Ｈの位置を挟んだ第３の半導体領域Ｑ３
側部と第１の半導体領域Ｑ１側部とに分離される
ものである。
電界効果トランジスタの構成によれば、上述せる
絶縁ゲート電界効果トランジスタとしての機能が
得られるものであるが、第３の半導体領域Ｑ３
と、第２の半導体領域Ｑ２の第３及び第１の半導
体領域Ｑ３及びＱ１間の領域Ｂ２とに連接せる第
５の半導体領域Ｑ５と、第２の半導体領域Ｑ２の
第３及び第１の半導体領域Ｑ３及びＱ１間の領域
Ｂ２にその第５の半導体領域Ｑ５の連接せざる側
より第５の半導体領域Ｑ５側にそれに達すること
なしに延長せる溝Ｈとを有していることにより、
導電性層MS及びMD間に大なる電圧が印加され
た場合、第２及び第５の半導体領域Ｑ２及びＱ５
間のPN接合により溝Ｈに達する空乏層が得ら
れ、而してその空乏層によつて第２の半導体領域
Ｑ２が溝Ｈの位置を挟んだ第３の半導体領域Ｑ３
側部と第１の半導体領域Ｑ１側部とに分離される
ものである。
従つて導電性層MS及びMD間の耐圧が、第１
の半導体領域Ｑ１、第２の半導体領域Ｑ２の溝Ｈ
よりみて第１の半導体領域Ｑ１側の部、第５の半
導体領域Ｑ５、第３の半導体領域Ｑ３及び第４の
半導体領域Ｑ４中主として第２の半導体領域Ｑ２
の溝Ｈよりみた第１の半導体領域Ｑ１側の部及び
第５の半導体領域Ｑ５に依在し、而して第５の半
導体領域Ｑ５の比抵抗が第２の半導体領域Ｑ２の
それに比し高いので、導電性層MS及びMD間の
耐圧が高いものである。又その耐圧は、これを第
５の半導体領域Ｑ５の比抵抗を高くすればする
程、より高くし得るものである。
の半導体領域Ｑ１、第２の半導体領域Ｑ２の溝Ｈ
よりみて第１の半導体領域Ｑ１側の部、第５の半
導体領域Ｑ５、第３の半導体領域Ｑ３及び第４の
半導体領域Ｑ４中主として第２の半導体領域Ｑ２
の溝Ｈよりみた第１の半導体領域Ｑ１側の部及び
第５の半導体領域Ｑ５に依在し、而して第５の半
導体領域Ｑ５の比抵抗が第２の半導体領域Ｑ２の
それに比し高いので、導電性層MS及びMD間の
耐圧が高いものである。又その耐圧は、これを第
５の半導体領域Ｑ５の比抵抗を高くすればする
程、より高くし得るものである。
又第２図にて上述せる絶縁ゲート電界効果トラ
ンジスタの構成によれば、上述せる如く第５の半
導体領域Ｑ５及び溝Ｈの存在によつて導電性層
MS及びMD間の耐圧を高くし得るものがあるが
上述せるオン状態に於ては第５の半導体領域Ｑ５
及び溝Ｈは無関係であり、一方そのオン状態が得
られている状態でのオン抵抗は第２の半導体領域
Ｑ２の領域Ｂ２の比抵抗に依在するも、その比抵
抗が第５の半導体領域Ｑ５のそれに比し低いの
で、そのオン抵抗が同じ耐圧を得るにつき第１図
にて上述せる従来の絶縁ゲート電界効果トランジ
スタの場合に比し低くなり、依つてオン状態が得
られていて負荷５１に電流を供給している状態で
のその電流値を第１図にて上述せる従来の絶縁ゲ
ート電界効果トランジスタの場合に比し大なるも
のとして得ることが出来るものである。
ンジスタの構成によれば、上述せる如く第５の半
導体領域Ｑ５及び溝Ｈの存在によつて導電性層
MS及びMD間の耐圧を高くし得るものがあるが
上述せるオン状態に於ては第５の半導体領域Ｑ５
及び溝Ｈは無関係であり、一方そのオン状態が得
られている状態でのオン抵抗は第２の半導体領域
Ｑ２の領域Ｂ２の比抵抗に依在するも、その比抵
抗が第５の半導体領域Ｑ５のそれに比し低いの
で、そのオン抵抗が同じ耐圧を得るにつき第１図
にて上述せる従来の絶縁ゲート電界効果トランジ
スタの場合に比し低くなり、依つてオン状態が得
られていて負荷５１に電流を供給している状態で
のその電流値を第１図にて上述せる従来の絶縁ゲ
ート電界効果トランジスタの場合に比し大なるも
のとして得ることが出来るものである。
依つて第２図にて上述せる本発明による絶縁ゲ
ート電界効果トランジスタによれば、高い耐圧が
得られ、それでいて低いオン抵抗が得られるとい
う大なる特徴を有するものである。
ート電界効果トランジスタによれば、高い耐圧が
得られ、それでいて低いオン抵抗が得られるとい
う大なる特徴を有するものである。
次に第３図を伴なつて本発明による絶縁ゲート
電界効果トランジスタの他の例を述べるに、第２
図との対応部分には同一符号を附し詳細説明はこ
れを省略するも、第２図にて上述せる構成に於
て、その第２の半導体領域Ｑ２が第３の半導体領
域Ｑ３内に第５の半導体領域Ｑ５側に於て延長せ
るものとして形成され、又溝Ｈが第１及び第３の
半導体領域Ｑ１及びＱ３に亘り且第３の半導体領
域Ｑ３を横切つて第２の半導体領域Ｑ２内に終絡
するＶ字状の溝として形成され、絶縁層Ｉを介し
て導電性層MGの配される第３の半導体領域Ｑ３
の表面Ｓ１が第３の半導体領域Ｑ３の溝Ｈに臨む
表面となされていることを除いては、第２図の場
合と同様の構成を有する。
電界効果トランジスタの他の例を述べるに、第２
図との対応部分には同一符号を附し詳細説明はこ
れを省略するも、第２図にて上述せる構成に於
て、その第２の半導体領域Ｑ２が第３の半導体領
域Ｑ３内に第５の半導体領域Ｑ５側に於て延長せ
るものとして形成され、又溝Ｈが第１及び第３の
半導体領域Ｑ１及びＱ３に亘り且第３の半導体領
域Ｑ３を横切つて第２の半導体領域Ｑ２内に終絡
するＶ字状の溝として形成され、絶縁層Ｉを介し
て導電性層MGの配される第３の半導体領域Ｑ３
の表面Ｓ１が第３の半導体領域Ｑ３の溝Ｈに臨む
表面となされていることを除いては、第２図の場
合と同様の構成を有する。
以上が本発明による絶縁ゲート電界効果トラン
ジスタの他の例の構成であるが、斯る構成によれ
ば、それが上述せる事項を除いては第２図の場合
と同様の構成を有するので、詳細説明はこれを省
略するも、第２図にて上述せる本発明による絶縁
ゲート電界効果トランジスタの場合と同様の優れ
た特徴を有するものである。
ジスタの他の例の構成であるが、斯る構成によれ
ば、それが上述せる事項を除いては第２図の場合
と同様の構成を有するので、詳細説明はこれを省
略するも、第２図にて上述せる本発明による絶縁
ゲート電界効果トランジスタの場合と同様の優れ
た特徴を有するものである。
尚上述に於ては本発明の僅かな実施例を示した
に留り、例えば上述せる「P-型」を「N-型」、
「Ｎ型」を「Ｐ型」、「N+型」を「P+型」、「P+型」
を「N+型」と読み代えた構成とすることも出来、
又導電性層MB及びMSが図示の如く互に接続さ
れ使用されるものとすれば、それ等導電性層MB
及びMSをそれ等の位置間に連続延長せる１つの
導電性層とすることも出来、その他本発明の精神
を脱することなしに種々の変型変更をなし得るで
あろう。
に留り、例えば上述せる「P-型」を「N-型」、
「Ｎ型」を「Ｐ型」、「N+型」を「P+型」、「P+型」
を「N+型」と読み代えた構成とすることも出来、
又導電性層MB及びMSが図示の如く互に接続さ
れ使用されるものとすれば、それ等導電性層MB
及びMSをそれ等の位置間に連続延長せる１つの
導電性層とすることも出来、その他本発明の精神
を脱することなしに種々の変型変更をなし得るで
あろう。
第１図は従来の絶縁ゲート電界効果トランジス
タを示す略線的断面図、第２図は本発明による絶
縁ゲート電界効果トランジスタの一例を示す略線
的断面図、第３図は本発明による絶縁ゲート電界
効果トランジスタの他の例を示す略線的断面図で
ある。 図中、Ｑ１、Ｑ２、Ｑ３、Ｑ４及びＱ５は第
１、第２、第３、第４及び第５の半導体領域、Ｉ
は絶縁層、MG、MD、MS及びMBは導電性層、
Ｈは溝を夫々示す。
タを示す略線的断面図、第２図は本発明による絶
縁ゲート電界効果トランジスタの一例を示す略線
的断面図、第３図は本発明による絶縁ゲート電界
効果トランジスタの他の例を示す略線的断面図で
ある。 図中、Ｑ１、Ｑ２、Ｑ３、Ｑ４及びＱ５は第
１、第２、第３、第４及び第５の半導体領域、Ｉ
は絶縁層、MG、MD、MS及びMBは導電性層、
Ｈは溝を夫々示す。
Claims (1)
- １ 第１の導電型を有する第１の半導体領域と、
該第１の半導体領域に連接せる上記第１の半導体
領域に比し高い比抵抗を有し且第１の導電型を有
する第２の半導体領域と、上記第１の半導体領域
には連接せざるも上記第２の半導体領域に連接す
る第１の導電型とは逆の第２の導電型を有する第
３の半導体領域と、上記第１及び第２の半導体領
域には連接せざるも上記第３の半導体領域に連接
せる第１の導電型を有する第４の半導体領域と、
上記第３の半導体領域の上記第２及び第４の半導
体領域間の領域の表面上に絶縁層を介して配され
た導電性層とを具備し、上記第１及び第２の半導
体領域をドレイン領域、上記第４の半導体領域を
ソース領域、上記第３の半導体領域の上記第２及
び第４の半導体領域間の領域をチヤンネル形成用
領域、上記絶縁層をゲート用絶縁層、上記導電性
層をゲート電極とせる絶縁ゲート電界効果トラン
ジスタに於て、上記第１及び第４の半導体領域に
は連接せざるも上記第２の半導体領域の上記第１
及び第３の半導体領域間の領域及び上記第３の半
導体領域に連接せる上記第２の半導体領域に比し
高い比抵抗を有し且第２の導電型を有する第５の
半導体領域と、上記第２の半導体領域の上記第１
及び第３の半導体領域間の領域にその上記第５の
半導体領域の連接せざる側より上記第５の半導体
領域側にそれに達することなしに延長せる溝とを
有する事を特徴とする絶縁ゲート電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9958480A JPS5724564A (en) | 1980-07-21 | 1980-07-21 | Insulated gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9958480A JPS5724564A (en) | 1980-07-21 | 1980-07-21 | Insulated gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5724564A JPS5724564A (en) | 1982-02-09 |
| JPS641943B2 true JPS641943B2 (ja) | 1989-01-13 |
Family
ID=14251141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9958480A Granted JPS5724564A (en) | 1980-07-21 | 1980-07-21 | Insulated gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5724564A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4553151A (en) * | 1982-09-23 | 1985-11-12 | Eaton Corporation | Bidirectional power FET with field shaping |
-
1980
- 1980-07-21 JP JP9958480A patent/JPS5724564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5724564A (en) | 1982-02-09 |
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