JPS642973B2 - - Google Patents
Info
- Publication number
- JPS642973B2 JPS642973B2 JP59135430A JP13543084A JPS642973B2 JP S642973 B2 JPS642973 B2 JP S642973B2 JP 59135430 A JP59135430 A JP 59135430A JP 13543084 A JP13543084 A JP 13543084A JP S642973 B2 JPS642973 B2 JP S642973B2
- Authority
- JP
- Japan
- Prior art keywords
- recipe
- circuit
- res
- addition
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/104—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error using arithmetic codes, i.e. codes which are preserved during operation, e.g. modulo 9 or 11 check
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の高集積化に伴うレピータ
ビリテイを利用した、多重レシデユチエツク回路
に関する。
ビリテイを利用した、多重レシデユチエツク回路
に関する。
従来から、乗算回路、除算回路等、複雑な演算
回路の動作をチエツクするのに、パリテイチエツ
ク回路を用いることは、その回路構成が大規模と
なる為、レシデユチエツクで行う方法が知られて
いる。
回路の動作をチエツクするのに、パリテイチエツ
ク回路を用いることは、その回路構成が大規模と
なる為、レシデユチエツクで行う方法が知られて
いる。
レシデユチエツクの原理的な事項に関しては、
例えば、「ERROR DETECTION LOGIC FOR
DIGITAL COMPUTERS」FREDERICK Ｆ
SELLERS JR、MU−YUE HS IAO、LEROY
Ｗ BEARNSON著、McGRAW HILL BOOK
COMP ANY 1968刊に開示されているので、こ
こで説明することは省略するが、例えば乗算を例
にして、レシデユチエツクの要点を述べると、以
下の通りとなる。即ち、 被乗数と乗数とについて、それぞれレシデユ
（３で割つた剰余）を演算し、得られた各レシデ
ユを乗算した値と、前記被乗数、乗数を乗算器に
より乗算した値から求めたレシデユとは一致する
と云う原理に基づいて、該２つのレシデユを比較
して該乗算器の動作をチエツクしようとするもの
である。
例えば、「ERROR DETECTION LOGIC FOR
DIGITAL COMPUTERS」FREDERICK Ｆ
SELLERS JR、MU−YUE HS IAO、LEROY
Ｗ BEARNSON著、McGRAW HILL BOOK
COMP ANY 1968刊に開示されているので、こ
こで説明することは省略するが、例えば乗算を例
にして、レシデユチエツクの要点を述べると、以
下の通りとなる。即ち、 被乗数と乗数とについて、それぞれレシデユ
（３で割つた剰余）を演算し、得られた各レシデ
ユを乗算した値と、前記被乗数、乗数を乗算器に
より乗算した値から求めたレシデユとは一致する
と云う原理に基づいて、該２つのレシデユを比較
して該乗算器の動作をチエツクしようとするもの
である。
従つて、一般には、演算器に対する入力データ
についてのレシデユを生成し、該生成されたレシ
デユの演算結果を求める手段と、上記入力データ
の演算結果に対するレシデユの生成手段と、該２
つの手段で得られたレシデユを比較する手段とが
必要となる。
についてのレシデユを生成し、該生成されたレシ
デユの演算結果を求める手段と、上記入力データ
の演算結果に対するレシデユの生成手段と、該２
つの手段で得られたレシデユを比較する手段とが
必要となる。
そして、上記入力データを2n分割（但し、ｎは
正の整数）して演算する場合には、2n個の部分演
算結果が得られるので、それぞれの部分演算結果
について、レシデユを生成し、その結果を用いて
最終レシデユを求める為には、結局ｎ段〔2n（但
し、ｎ＝１、２、３、……、ｎ）〕のレシデユ演
算回路が必要となる。
正の整数）して演算する場合には、2n個の部分演
算結果が得られるので、それぞれの部分演算結果
について、レシデユを生成し、その結果を用いて
最終レシデユを求める為には、結局ｎ段〔2n（但
し、ｎ＝１、２、３、……、ｎ）〕のレシデユ演
算回路が必要となる。
一方、最近の論理装置の高集積化に伴つて、該
論理装置を回路分割する時のレピータビリテイが
重要視されている。
論理装置を回路分割する時のレピータビリテイが
重要視されている。
このレピータビリテイは、論理装置を集積回路
の単位に回路分割する場合、該分割された論理回
路に、例えば特定の回路を追加することにより、
該追加回路を論理装置のある論理ブロツクでは使
用しなくても、複数の論理ブロツクで共用化で
き、結果として集積回路の種類を少なくでき、使
用量を増加させ、該集積回路の経済化や図れると
云う原理に基づいて行われるものであり、回路の
共通化が必須条件となる。
の単位に回路分割する場合、該分割された論理回
路に、例えば特定の回路を追加することにより、
該追加回路を論理装置のある論理ブロツクでは使
用しなくても、複数の論理ブロツクで共用化で
き、結果として集積回路の種類を少なくでき、使
用量を増加させ、該集積回路の経済化や図れると
云う原理に基づいて行われるものであり、回路の
共通化が必須条件となる。
そこで、このレピータビリテイの観点から、前
記レシデユチエツク回路を考察すると、特に入力
データを2n分割して演算する場合には、該演算結
果のレシデユ生成結果について最終演算する回路
と、入力データのレシデユを生成して、演算した
結果との照合回路が、2n分割された演算回路に共
通な回路となる為、上記レピータビリテイを妨げ
る要因となる。
記レシデユチエツク回路を考察すると、特に入力
データを2n分割して演算する場合には、該演算結
果のレシデユ生成結果について最終演算する回路
と、入力データのレシデユを生成して、演算した
結果との照合回路が、2n分割された演算回路に共
通な回路となる為、上記レピータビリテイを妨げ
る要因となる。
こうした事情から、2n分割された演算回路に適
し、レピータビリテイーを向上させるレシデユチ
エツク回路の構成法が待たれていた。
し、レピータビリテイーを向上させるレシデユチ
エツク回路の構成法が待たれていた。
第２図は２分割（2n分割でｎ＝１相当）した加
算回路に対して、レシデユチエツクを行う場合の
一例を示したもので、１は入力データレジスタ
Ａ、２は入力データレジスタＢで、それぞれ２分
割されており、その下位部分をそれぞれAa，
Ba、上位部分をAb，Bbで示す。３１，３２は
部分加算器（＋）、４１，４２は部分加算結果に
対するレシデユ生成回路（RES GEN）、５はレ
シデユ生成回路（RES GEN）４１，４２で生成
されたレシデユを最終加算するレシデユ加算回路
（RES ADD）、６は比較回路（COMP）、７１，
７２は入力データに対するレシデユ生成回路
（RES GEN）、８はレシデユ加算器（RES
ADD）で、入力データの最終レシデユIN RES
を出力する。そして、９は最終出力レジスタであ
る。
算回路に対して、レシデユチエツクを行う場合の
一例を示したもので、１は入力データレジスタ
Ａ、２は入力データレジスタＢで、それぞれ２分
割されており、その下位部分をそれぞれAa，
Ba、上位部分をAb，Bbで示す。３１，３２は
部分加算器（＋）、４１，４２は部分加算結果に
対するレシデユ生成回路（RES GEN）、５はレ
シデユ生成回路（RES GEN）４１，４２で生成
されたレシデユを最終加算するレシデユ加算回路
（RES ADD）、６は比較回路（COMP）、７１，
７２は入力データに対するレシデユ生成回路
（RES GEN）、８はレシデユ加算器（RES
ADD）で、入力データの最終レシデユIN RES
を出力する。そして、９は最終出力レジスタであ
る。
今、入力データレジスタＡ１、及び入力データ
レジスタＢ２に入力データが設定されると、該デ
ータの下位部分Aa，Baが部分加算器（＋）３１
で部分加算され、キヤリー（Ｃ）を部分加算器
（＋）３２に送出すると共に、下位の部分和SAを
出力する。同時に該データの上位部分Ab，Bbが
部分加算器（＋）３２で、上記キヤリー（Ｃ）と
共に部分加算され、上位の部分和SBを出力する。
そして、上記部分和SA，SBを最終出力レジスタ
９の、それぞれの分割位置に挿入することによ
り、最終加算結果を得ることができる。
レジスタＢ２に入力データが設定されると、該デ
ータの下位部分Aa，Baが部分加算器（＋）３１
で部分加算され、キヤリー（Ｃ）を部分加算器
（＋）３２に送出すると共に、下位の部分和SAを
出力する。同時に該データの上位部分Ab，Bbが
部分加算器（＋）３２で、上記キヤリー（Ｃ）と
共に部分加算され、上位の部分和SBを出力する。
そして、上記部分和SA，SBを最終出力レジスタ
９の、それぞれの分割位置に挿入することによ
り、最終加算結果を得ることができる。
上記部分和SAは、レシデユ生成回路（RES
GEN）４１に入力され、下位の部分加算結果に
対するレシデユを生成し、部分和SBは、レシデ
ユ生成回路（RES GEN）４２に入力され、上位
の部分加算結果に対するレシデユを生成し、上記
２分割加算結果に対する最終レシデユを得る為に
レシデユ加算回路（RES ADD）５に入力され
る。
GEN）４１に入力され、下位の部分加算結果に
対するレシデユを生成し、部分和SBは、レシデ
ユ生成回路（RES GEN）４２に入力され、上位
の部分加算結果に対するレシデユを生成し、上記
２分割加算結果に対する最終レシデユを得る為に
レシデユ加算回路（RES ADD）５に入力され
る。
一方、入力データに対するレシデユ〔BES(A)、
RES(B)〕が、下位部分、上位部分のそれぞれに
ついて、レシデユ生成回路（RES GEN）７１，
７２によつて生成され、レシデユ加算回路
（RES ADD）８で加算され、入力データに対す
る最終レシデユIN RES〔RES（Ａ＋Ｂ）〕が当該
加算に対する期待値として出力される。
RES(B)〕が、下位部分、上位部分のそれぞれに
ついて、レシデユ生成回路（RES GEN）７１，
７２によつて生成され、レシデユ加算回路
（RES ADD）８で加算され、入力データに対す
る最終レシデユIN RES〔RES（Ａ＋Ｂ）〕が当該
加算に対する期待値として出力される。
この入力データに対する最終レシデユIN RES
と、上記２分割加算結果に対するレシデユの加算
結果とが比較回路（COMP）６で比較され、不
一致であると、部分加算器（＋）３１、或いは３
２を含めた演算部のエラーと云うことで、エラー
信号ERRを出力するように動作する。
と、上記２分割加算結果に対するレシデユの加算
結果とが比較回路（COMP）６で比較され、不
一致であると、部分加算器（＋）３１、或いは３
２を含めた演算部のエラーと云うことで、エラー
信号ERRを出力するように動作する。
本例は、入力データを２分割して演算する場合
のレシデユチエツク回路であるが、該２分割され
た演算回路＃１，＃２とは独立したレシデユ生成
回路（RES GEN）５、及び比較回路（COMP）
６が設けられている所に特徴がある。
のレシデユチエツク回路であるが、該２分割され
た演算回路＃１，＃２とは独立したレシデユ生成
回路（RES GEN）５、及び比較回路（COMP）
６が設けられている所に特徴がある。
第２図から明らかなように、従来の２分割演算
方式において、例えば２つの加算回路＃１，＃２
は同じ論理構成で実現でき、所謂レピータビリテ
イが得られているが、加算結果の最終レシデユを
求める為に、レシデユ加算回路（RES ADD）
５、及び比較回路（COMP）６で示した、上記
加算回路とは別個の回路ブロツクが必要であり、
高集積化を図る場合、集積回路の種類が増え、高
集積化の為のレピータビリテイを損なうと云う問
題があつた。
方式において、例えば２つの加算回路＃１，＃２
は同じ論理構成で実現でき、所謂レピータビリテ
イが得られているが、加算結果の最終レシデユを
求める為に、レシデユ加算回路（RES ADD）
５、及び比較回路（COMP）６で示した、上記
加算回路とは別個の回路ブロツクが必要であり、
高集積化を図る場合、集積回路の種類が増え、高
集積化の為のレピータビリテイを損なうと云う問
題があつた。
本発明は上記従来の欠点に鑑み、分割された演
算回路内に、該演算結果に対する最終レシデユ迄
求められるレシデユ演算回路を含め、各演算回路
内において、個々にレシデユチエツクを行うよう
にして、レピータビリテイを向上させる方法を提
供することを目的とするものである。
算回路内に、該演算結果に対する最終レシデユ迄
求められるレシデユ演算回路を含め、各演算回路
内において、個々にレシデユチエツクを行うよう
にして、レピータビリテイを向上させる方法を提
供することを目的とするものである。
そしてこの目的は、入力データを2n（ｎは１よ
り大きい整数）分割して、2n個の演算回路で部分
演算を行い、それぞれの演算回路の出力を、当該
分割位置に挿入することにより、最終演算結果を
得る2n分割演算回路のレシデユチエツク方式にお
いて、該分割された各演算回路内に、最終レシデ
ユ迄求められるレシデユ交換回路を含める本発明
のレシデユチエツク回路によつて達成される。
り大きい整数）分割して、2n個の演算回路で部分
演算を行い、それぞれの演算回路の出力を、当該
分割位置に挿入することにより、最終演算結果を
得る2n分割演算回路のレシデユチエツク方式にお
いて、該分割された各演算回路内に、最終レシデ
ユ迄求められるレシデユ交換回路を含める本発明
のレシデユチエツク回路によつて達成される。
即ち、本発明によれば、入力データを2n（ｎは
１より大きい整数）分割して、2n個の演算回路で
部分演算を行う方式において、該演算に対するレ
シデユチエツクを行うのに、分割された各回路内
に最終レシデユ迄求められるレシデユ交換回路を
含めるようにしたものであるので、各分割された
回路内で、個々に2n多重によるレシデユチエツク
ができると共に、2n分割に伴うレピータビリテイ
の向上が図れる効果がある 〔実施例〕 以下本発明の実施例を図面によつて詳述する。
第１図イは２分割（2n分割でｎ＝１の場合に相
当）された加算回路の一例をブロツク図で示した
図であり、ロは４分割（2n分割でｎ＝２の場合に
相当）された演算回路におけるレシデユ交換回路
の例を模式的に示した図である。
１より大きい整数）分割して、2n個の演算回路で
部分演算を行う方式において、該演算に対するレ
シデユチエツクを行うのに、分割された各回路内
に最終レシデユ迄求められるレシデユ交換回路を
含めるようにしたものであるので、各分割された
回路内で、個々に2n多重によるレシデユチエツク
ができると共に、2n分割に伴うレピータビリテイ
の向上が図れる効果がある 〔実施例〕 以下本発明の実施例を図面によつて詳述する。
第１図イは２分割（2n分割でｎ＝１の場合に相
当）された加算回路の一例をブロツク図で示した
図であり、ロは４分割（2n分割でｎ＝２の場合に
相当）された演算回路におけるレシデユ交換回路
の例を模式的に示した図である。
第１図イにおいて、第２図と同じ符号は同じ機
能ブロツクを示し、５１，５２は第２図における
レシデユ加算回路（RES ADD）５と同じもので
あるが、互いに他の分割回路から、自分割回路の
レシデユに対して加算すべきレシデユを取り込ん
でいる所が異なる。又、６１，６２は第２図にお
ける比較回路（COMP）６と同じもので、それ
ぞれの分割された加算回路＃１，＃２に設けられ
ている所に特徴がある。
能ブロツクを示し、５１，５２は第２図における
レシデユ加算回路（RES ADD）５と同じもので
あるが、互いに他の分割回路から、自分割回路の
レシデユに対して加算すべきレシデユを取り込ん
でいる所が異なる。又、６１，６２は第２図にお
ける比較回路（COMP）６と同じもので、それ
ぞれの分割された加算回路＃１，＃２に設けられ
ている所に特徴がある。
本発明を実施した場合の加算処理については、
第２図で説明した従来方式と全く同じであるの
で、ここでは本発明の主眼となるレシデユチエツ
ク回路に限定して説明する。
第２図で説明した従来方式と全く同じであるの
で、ここでは本発明の主眼となるレシデユチエツ
ク回路に限定して説明する。
本発明においては、それぞれの２分割された加
算回路＃１，＃２における部分加算結果に対する
レシデユを、レシデユ生成回路（RES GEN）４
１，４２で生成し、その結果を互いに他の加算回
路＃２，＃１に送出し（即ち、交換させて）、そ
れぞれのレシデユ加算回路（RES ADD）５１，
５２によつて、レシデユの最終加算を行つている
所にポイントがある。
算回路＃１，＃２における部分加算結果に対する
レシデユを、レシデユ生成回路（RES GEN）４
１，４２で生成し、その結果を互いに他の加算回
路＃２，＃１に送出し（即ち、交換させて）、そ
れぞれのレシデユ加算回路（RES ADD）５１，
５２によつて、レシデユの最終加算を行つている
所にポイントがある。
即ち、従来方式においては、部分加算結果SA，
SBに対するレシデユをレシデユ生成回路（RES
GEN）４１，４２で生成し、レシデユ加算回路
（RES ADD）５で最終加算を行つていたのに対
して、本発明においては、それぞれの加算回路
＃１，＃２内において、2n多重（本実施例におい
ては、２多重）のレシデユ最終加算を行うように
している。
SBに対するレシデユをレシデユ生成回路（RES
GEN）４１，４２で生成し、レシデユ加算回路
（RES ADD）５で最終加算を行つていたのに対
して、本発明においては、それぞれの加算回路
＃１，＃２内において、2n多重（本実施例におい
ては、２多重）のレシデユ最終加算を行うように
している。
そして、上記レシデユ最終加算結果を、入力デ
ータに対する最終レシデユ（即ち、本加算に対す
る最終レシデユの期待値）である、レシデユ加算
回路（RES ADD）８の出力値と、それぞれの加
算回路＃１，＃２に設けられている比較回路
（COMP）６１，６２で２多重の比較を行うので
ある。
ータに対する最終レシデユ（即ち、本加算に対す
る最終レシデユの期待値）である、レシデユ加算
回路（RES ADD）８の出力値と、それぞれの加
算回路＃１，＃２に設けられている比較回路
（COMP）６１，６２で２多重の比較を行うので
ある。
従つて、若し該比較回路（COMP）６１，６
２の何れかで、不一致が出力されると、その不一
致信号ERR＃１，＃２の相み合わせによつて、
以下の障害解析が可能となる。即ち、 ERR＃１，ERRR＃２＝０、０の場合：障
害個所なし。
２の何れかで、不一致が出力されると、その不一
致信号ERR＃１，＃２の相み合わせによつて、
以下の障害解析が可能となる。即ち、 ERR＃１，ERRR＃２＝０、０の場合：障
害個所なし。
ERR＃１，ERR＃２＝１、０の場合：
レシデユ加算回路（RES ADD）５１、又は
比較回路（CCMP）６１の障害。
比較回路（CCMP）６１の障害。
ERR＃１，ERR＃２＝０、１の場合：
レシデユ加算回路（RES ADD）５２、又は
比較回路（CMP）６２の障害。
比較回路（CMP）６２の障害。
ERR＃１，FRR＃２＝１、１の場合：
部分加算器（＋）３１、又は３２、或いは両
方の障害か、或いはレシデユ生成回路（RES
GEN）４１、又は４２、或いは両方の障害、
或いはレシデユ加算回路（RES ADD）５１，
５２の障害。
方の障害か、或いはレシデユ生成回路（RES
GEN）４１、又は４２、或いは両方の障害、
或いはレシデユ加算回路（RES ADD）５１，
５２の障害。
即ち、本発明においては、従来方式で判別不可
能であつた、 レシデユ加算回路（RES ADD）５１，５２
〔従来方式のレーシデユ加算回路（RES ADD）
５対応〕、或いは比較回路（COMP）６１，６２
〔従来方式の比較回路（COM６対応〕の障害判別
が可能となる。
能であつた、 レシデユ加算回路（RES ADD）５１，５２
〔従来方式のレーシデユ加算回路（RES ADD）
５対応〕、或いは比較回路（COMP）６１，６２
〔従来方式の比較回路（COM６対応〕の障害判別
が可能となる。
次に、第１図ロにおいて、４分割の例を説明す
る。
る。
この場合も、加算過程については、２分割の場
合と同じように行われるので、レシデユチエツク
回路に限定して説明する。
合と同じように行われるので、レシデユチエツク
回路に限定して説明する。
本図において、４１〜４４は、イ図におけるレ
シデユ生成回路（RES GEN）４１，４２に対応
し、５１〜５４はイ図におけるレシデユ加算回路
（RES ADD）５１，５２に対応している。そし
て、本４分割の場合には５１′〜５４′で示したレ
シデユ加算回路（RES ADD）が必要となる。比
較回路（COMP）６１〜６４は、イ図における
比較回路（COMP）６１，６２と同じもので、
単に４多重されているに過ぎない。
シデユ生成回路（RES GEN）４１，４２に対応
し、５１〜５４はイ図におけるレシデユ加算回路
（RES ADD）５１，５２に対応している。そし
て、本４分割の場合には５１′〜５４′で示したレ
シデユ加算回路（RES ADD）が必要となる。比
較回路（COMP）６１〜６４は、イ図における
比較回路（COMP）６１，６２と同じもので、
単に４多重されているに過ぎない。
即ち、入力データ（図示せず）を４分割し、そ
れぞれをａ、ｂ、ｃ、ｄとすると、２つの入力デ
ータＡ，Ｂに対応して、Aa、Ab、Ac、Ad、及
びBa、Bb、Bc、Bdが、本４分割加算回路に対
する入力データとなる。そして、Aa＋Baに対す
るレシデユの生成がレシデユ生成回路（RES
GEN）４１で行われ、レシデユを出力する。以
下同じようにして、それぞれレシデユｂ、ｃ、ｄ
が生成される。
れぞれをａ、ｂ、ｃ、ｄとすると、２つの入力デ
ータＡ，Ｂに対応して、Aa、Ab、Ac、Ad、及
びBa、Bb、Bc、Bdが、本４分割加算回路に対
する入力データとなる。そして、Aa＋Baに対す
るレシデユの生成がレシデユ生成回路（RES
GEN）４１で行われ、レシデユを出力する。以
下同じようにして、それぞれレシデユｂ、ｃ、ｄ
が生成される。
上記部分加算結果に対するレシデユａ〜ｄにつ
いて、レシデユ加算回路（RES ADD５１〜５４
において、レシデユの部分加算ａ＋ｂ、又はｃ＋
ｄが２多重で実行される。そして、この時上記の
レシデユａ，ｂ又はｃ，ｄの交換が必要となる。
いて、レシデユ加算回路（RES ADD５１〜５４
において、レシデユの部分加算ａ＋ｂ、又はｃ＋
ｄが２多重で実行される。そして、この時上記の
レシデユａ，ｂ又はｃ，ｄの交換が必要となる。
そして、該演算結果に対する最終レシデユを求
める加算ａ＋ｂ＋ｃ＋ｄが、それぞれ分割された
加算回路内のレシデユ加算回路（RES ADD）５
１′〜５４′において、４多重で実行される。この
時はレシデユの部分加算値ａ＋ｂ、又はｃ＋ｄの
交換が必要となる。
める加算ａ＋ｂ＋ｃ＋ｄが、それぞれ分割された
加算回路内のレシデユ加算回路（RES ADD）５
１′〜５４′において、４多重で実行される。この
時はレシデユの部分加算値ａ＋ｂ、又はｃ＋ｄの
交換が必要となる。
該４多重で加算された最終レシデユａ＋ｂ＋ｃ
＋ｄが、それぞれの分割された加算回路内に設け
られている比較回路（COMP）６１〜６４にお
いて、入力データＡ，Ｂから求められた、本加算
結果に対するレシデユの期待値IN RESと、４多
重で比較される。
＋ｄが、それぞれの分割された加算回路内に設け
られている比較回路（COMP）６１〜６４にお
いて、入力データＡ，Ｂから求められた、本加算
結果に対するレシデユの期待値IN RESと、４多
重で比較される。
上記説明から明らかなように、４分割加算回路
において、部分加算結果に対するレシデユａ〜ｄ
に対して、ａ＋ｂ、又はｃ＋ｄを行う所で、レシ
デユａ，ｂ、又はレシデユｃ，ｄの交換が実行さ
れ、ａ＋ｂ＋ｃ＋ｄを行う所で、該レシデユの部
分加算値ａ＋ｂ、又はｃ＋ｄの交換が実行され
る。
において、部分加算結果に対するレシデユａ〜ｄ
に対して、ａ＋ｂ、又はｃ＋ｄを行う所で、レシ
デユａ，ｂ、又はレシデユｃ，ｄの交換が実行さ
れ、ａ＋ｂ＋ｃ＋ｄを行う所で、該レシデユの部
分加算値ａ＋ｂ、又はｃ＋ｄの交換が実行され
る。
一般に、入力データを2n（但し、ｎは１より大
きい整数）分割して、演算を行う方式においてレ
シデユチエツクを行う場合、ｎ回のレシデユの部
分加算結果の交換が必要となる。
きい整数）分割して、演算を行う方式においてレ
シデユチエツクを行う場合、ｎ回のレシデユの部
分加算結果の交換が必要となる。
尚、本実施例においては、入力データを２分
割、４分割、一般には2n（但し、ｎは１より大き
い整数）分割して演算を行う演算（ここでは、加
算）方式を例にして説明したが、本発明の主旨か
ら考えて、上記指数分割に限定されるものではな
く、ｎ分割（但し、ｎは１より大きい整数）とし
て演算を行う演算方式にも適用できることは云う
迄もないことである。
割、４分割、一般には2n（但し、ｎは１より大き
い整数）分割して演算を行う演算（ここでは、加
算）方式を例にして説明したが、本発明の主旨か
ら考えて、上記指数分割に限定されるものではな
く、ｎ分割（但し、ｎは１より大きい整数）とし
て演算を行う演算方式にも適用できることは云う
迄もないことである。
以上、詳細に説明したように、本発明のレシデ
ユチエツク回路は、入力データを2n（ｎは１より
大きい整数）分割して、2n個の演算回路で部分演
算を行う方式において、該演算に対するレシデユ
テエツクを行うのに、分割された各回路内に最終
レシデユ迄求められるレシデユ交換回路を含める
ようにしたものであるので、各分割された回路内
で、個々に2n多重によるレシデユチエツクができ
ると共に、2n分割に伴うレピータビリテイの向上
が図れる効果がある。
ユチエツク回路は、入力データを2n（ｎは１より
大きい整数）分割して、2n個の演算回路で部分演
算を行う方式において、該演算に対するレシデユ
テエツクを行うのに、分割された各回路内に最終
レシデユ迄求められるレシデユ交換回路を含める
ようにしたものであるので、各分割された回路内
で、個々に2n多重によるレシデユチエツクができ
ると共に、2n分割に伴うレピータビリテイの向上
が図れる効果がある。
第１図は２分割した加算回路に対する本発明の
一実施例をブロツク図で、又４分割した加算回路
におけるレシデユチエツク回路を模式的に示した
図、第２図は２分割した加算回路に対して、従来
方式でレシデユチエツクを行う場合の１例を示し
た図、である。 図面において、１は入力データレジスタＡ、２
は入力データレジスタＢ、３１，３２は部分加算
器（＋）、４１〜４４はレシデユ生成回路（RES
GEN）、５，５１〜５４はレシデユ加算回路
（RES ADD）、５１′〜５４′はレシデユ加算回路
（RES ADD）、６，６１〜６４は比較回路
（COMP）、７１，７２はレシデユ生成回路
（RES GEN）、８はレシデユ加算回路（RES
ADD）、９は最終出力レジスタ、Aa〜Ad，Ba〜
Bdは分割された入力データ、SA，SBは部分加
算和、ａ，ｂ，ｃ，ｄはレシデユ生成値、IN
RESは入力データに対する最終レシデユ、ERR，
ERR＃１〜ERR＃４はレシデユチエツクのエラ
ー信号、をそれぞれ示す。
一実施例をブロツク図で、又４分割した加算回路
におけるレシデユチエツク回路を模式的に示した
図、第２図は２分割した加算回路に対して、従来
方式でレシデユチエツクを行う場合の１例を示し
た図、である。 図面において、１は入力データレジスタＡ、２
は入力データレジスタＢ、３１，３２は部分加算
器（＋）、４１〜４４はレシデユ生成回路（RES
GEN）、５，５１〜５４はレシデユ加算回路
（RES ADD）、５１′〜５４′はレシデユ加算回路
（RES ADD）、６，６１〜６４は比較回路
（COMP）、７１，７２はレシデユ生成回路
（RES GEN）、８はレシデユ加算回路（RES
ADD）、９は最終出力レジスタ、Aa〜Ad，Ba〜
Bdは分割された入力データ、SA，SBは部分加
算和、ａ，ｂ，ｃ，ｄはレシデユ生成値、IN
RESは入力データに対する最終レシデユ、ERR，
ERR＃１〜ERR＃４はレシデユチエツクのエラ
ー信号、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 入力データを2n（ｎは１より大きい整数）分
割して、2n個の演算回路で部分演算を行い、それ
ぞれの演算回路の出力を、当該分割位置に挿入す
ることにより、最終演算結果を得る2n分割演算回
路のレシデユチエツク方式において、該分割され
た各演算回路内に、最終レシデユ迄求められるレ
シデユ交換回路を含めたことを特徴とするレシデ
ユチエツク回路。 ２ 上記レシデユ交換回路において、ｎ段目（ｎ
は正の整数）のレシデユ交換回路で、2n個のレシ
デユ部分演算結果を交換するように構成したこと
を特徴とする特許請求の範囲第１項に記載のレシ
デユチエツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135430A JPS6121534A (ja) | 1984-06-29 | 1984-06-29 | レシデユチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135430A JPS6121534A (ja) | 1984-06-29 | 1984-06-29 | レシデユチエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121534A JPS6121534A (ja) | 1986-01-30 |
| JPS642973B2 true JPS642973B2 (ja) | 1989-01-19 |
Family
ID=15151539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135430A Granted JPS6121534A (ja) | 1984-06-29 | 1984-06-29 | レシデユチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121534A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4944314B2 (ja) * | 2001-07-10 | 2012-05-30 | 龍江精工株式会社 | 液体収納袋 |
-
1984
- 1984-06-29 JP JP59135430A patent/JPS6121534A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6121534A (ja) | 1986-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4556948A (en) | Multiplier speed improvement by skipping carry save adders | |
| JPS60164837A (ja) | 除算装置 | |
| US4224680A (en) | Parity prediction circuit for adder/counter | |
| CA1232072A (en) | Multiplication circuit using a multiplier and a carry propagating adder | |
| US4538238A (en) | Method and apparatus for calculating the residue of a signed binary number | |
| JPH10505929A (ja) | デジタル演算回路 | |
| JPS642973B2 (ja) | ||
| US5677863A (en) | Method of performing operand increment in a booth recoded multiply array | |
| US3287546A (en) | Parity prediction apparatus for use with a binary adder | |
| JP2991788B2 (ja) | 復号器 | |
| JP3137131B2 (ja) | 浮動小数点乗算器及び乗算方法 | |
| JPH087670B2 (ja) | 加算回路 | |
| JP2606339B2 (ja) | 乗算器 | |
| JPH0214727B2 (ja) | ||
| EP1739547A1 (en) | Performing rounding in an arithmetic operation | |
| GB2095008A (en) | Complex digital multiplier | |
| JP3198795B2 (ja) | 加算器及び加算方法 | |
| KR100420410B1 (ko) | 리던던트 바이너리 연산을 이용한 실수-복소수 승산기 | |
| JPH10149277A (ja) | 乗算装置 | |
| JPH1115641A (ja) | 冗長２進加算器を用いた乗算装置 | |
| JP2551037B2 (ja) | 逆数演算回路 | |
| JPH0440521A (ja) | 乗算装置 | |
| JPH05119969A (ja) | 積和演算器 | |
| JPH1021054A (ja) | 演算処理装置 | |
| EP0817005A1 (en) | Product sum operation processing method and apparatus |