JPS643066B2 - - Google Patents
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- JPS643066B2 JPS643066B2 JP56114772A JP11477281A JPS643066B2 JP S643066 B2 JPS643066 B2 JP S643066B2 JP 56114772 A JP56114772 A JP 56114772A JP 11477281 A JP11477281 A JP 11477281A JP S643066 B2 JPS643066 B2 JP S643066B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁物アイソレーシヨン層にソースま
たはドレインの拡散接合を終端させて高密度化を
達成した集積回路に関するものである。
たはドレインの拡散接合を終端させて高密度化を
達成した集積回路に関するものである。
MOS電界効果トランジスタを用いた回路にコ
ンプリメンタリMOS（以後Ｃ−MOSと略称す
る。）方式があつて、この回路は一方のトランジ
スタが導通しているとき他方のトランジスタは非
導通で消費電力は極めて小さく、また高速動作が
期待されるもので、優れた回路形式であるが、集
積化に際して、導電チヤネルが同一のMOS・IC
に比し集積度が劣るとされ、それがＣ−MOSの
集積化の大きな問題の一つであつた。Ｃ−MOS
が集積度の点で単一チヤネルのMOS・ICに劣る
原因の一つにアイソレーシヨンがある。即ち、Ｃ
−MOSでは、例えば第１図の如くＮ型シリコン
基板１にＰ拡散２をしてから、ＮチヤネルMOS
トランジスタ３及びＰチヤネルのMOSトランジ
スタ４を形成するもので、それぞれのトランジス
タのソース、ドレイン領域は、互いに逆導電型の
基板領域のマスク位置合せ精度やP-領域２の熱
処理による横方向拡がり等を考慮の上、耐圧保証
をしたパターン設計を余儀なくされ、第１図での
L1＋L2の大きさは、第２図に示す単一チヤネル
MOS・ICの間隔L3（これは耐圧保証の間隔）に比
べおよそ２〜３倍以上となつてしまうものであ
る。
ンプリメンタリMOS（以後Ｃ−MOSと略称す
る。）方式があつて、この回路は一方のトランジ
スタが導通しているとき他方のトランジスタは非
導通で消費電力は極めて小さく、また高速動作が
期待されるもので、優れた回路形式であるが、集
積化に際して、導電チヤネルが同一のMOS・IC
に比し集積度が劣るとされ、それがＣ−MOSの
集積化の大きな問題の一つであつた。Ｃ−MOS
が集積度の点で単一チヤネルのMOS・ICに劣る
原因の一つにアイソレーシヨンがある。即ち、Ｃ
−MOSでは、例えば第１図の如くＮ型シリコン
基板１にＰ拡散２をしてから、ＮチヤネルMOS
トランジスタ３及びＰチヤネルのMOSトランジ
スタ４を形成するもので、それぞれのトランジス
タのソース、ドレイン領域は、互いに逆導電型の
基板領域のマスク位置合せ精度やP-領域２の熱
処理による横方向拡がり等を考慮の上、耐圧保証
をしたパターン設計を余儀なくされ、第１図での
L1＋L2の大きさは、第２図に示す単一チヤネル
MOS・ICの間隔L3（これは耐圧保証の間隔）に比
べおよそ２〜３倍以上となつてしまうものであ
る。
そこで、アイソレーシヨン部分の面積をできる
だけ小さくする方法として、基板をエツチングし
てエア・アイソレーシヨンとか二酸化硅素を充填
して絶縁アイソレーシヨンを行なう方法が考えら
れるが、未だ有効なる解決策は与えられていな
い。
だけ小さくする方法として、基板をエツチングし
てエア・アイソレーシヨンとか二酸化硅素を充填
して絶縁アイソレーシヨンを行なう方法が考えら
れるが、未だ有効なる解決策は与えられていな
い。
ここにおいて本発明は、半導体基板表面に絶縁
物アイソレーシヨン層で互いに分離された半導体
領域を備え、この絶縁物アイソレーシヨン層に拡
散接合を終端させてソースまたはドレイン領域を
形成した集積回路とするもので、ソースまたはド
レインとアイソレーシヨン部分は完全に接して形
成させ、特にＣ−MOSの集積度を飛躍的に向上
するものである。
物アイソレーシヨン層で互いに分離された半導体
領域を備え、この絶縁物アイソレーシヨン層に拡
散接合を終端させてソースまたはドレイン領域を
形成した集積回路とするもので、ソースまたはド
レインとアイソレーシヨン部分は完全に接して形
成させ、特にＣ−MOSの集積度を飛躍的に向上
するものである。
即ち、半導体基板表面には絶縁物アイソレーシ
ヨン層で互いに分離された半導体領域を備えてお
き、ここで、シリコンゲート技術や、不純物をド
ープした多結晶シリコンを被着後ゲート間隔だけ
除去し、ソース、ドレインの拡散を行なうプリ・
アラインゲート技術を用いてソース、ドレイン領
域を自動設定（セルフ・アラインと称する）する
ようにして、このソース、ドレイン領域の少くと
も一方を絶縁物アイソレーシヨン層に接して形成
させ、集積度を高めるものである。このソース、
ドレインのセルフ・アラインに加えて、絶縁物ア
イソレーシヨン層のセルアラインを行えば、アイ
ソレーシヨン層とソース、ドレインの完全なるセ
ルフ・アラインが達成され、集積度の向上は著し
いものがある。このアイソレーシヨン層のセル
フ・アラインは分離した半導体領域を形成するた
めの低濃度拡散に用いる拡散マスクをアイソレー
シヨンのための熱酸化におけるマスクの一部とす
ることにより達成される。
ヨン層で互いに分離された半導体領域を備えてお
き、ここで、シリコンゲート技術や、不純物をド
ープした多結晶シリコンを被着後ゲート間隔だけ
除去し、ソース、ドレインの拡散を行なうプリ・
アラインゲート技術を用いてソース、ドレイン領
域を自動設定（セルフ・アラインと称する）する
ようにして、このソース、ドレイン領域の少くと
も一方を絶縁物アイソレーシヨン層に接して形成
させ、集積度を高めるものである。このソース、
ドレインのセルフ・アラインに加えて、絶縁物ア
イソレーシヨン層のセルアラインを行えば、アイ
ソレーシヨン層とソース、ドレインの完全なるセ
ルフ・アラインが達成され、集積度の向上は著し
いものがある。このアイソレーシヨン層のセル
フ・アラインは分離した半導体領域を形成するた
めの低濃度拡散に用いる拡散マスクをアイソレー
シヨンのための熱酸化におけるマスクの一部とす
ることにより達成される。
以下にその詳細を記す。
この実施例はシリコンゲート技術とプリ・アラ
インゲート技術を用いるもので、アイソレーシヨ
ン層の形成にセルフ・アライン方式を用いてい
る。
インゲート技術を用いるもので、アイソレーシヨ
ン層の形成にセルフ・アライン方式を用いてい
る。
第３図にて、比抵抗が１Ω・cmのＮ型シリコン
基板１を用意し、分離した半導体領域を定める窓
５を有する窒化硅素皮膜６を基板表面に形成す
る。
基板１を用意し、分離した半導体領域を定める窓
５を有する窒化硅素皮膜６を基板表面に形成す
る。
ほう素を沈着して拡散させると、P-領域２が
形成されると共に窓５内には酸化膜７が生成す
る。この後、弗酸系エツチング液に基板を浸せき
して酸化膜７を除去する。領域２の表面濃度はお
よそ1016cm-3とし、その深さはおよそ1μと設定し
うる。
形成されると共に窓５内には酸化膜７が生成す
る。この後、弗酸系エツチング液に基板を浸せき
して酸化膜７を除去する。領域２の表面濃度はお
よそ1016cm-3とし、その深さはおよそ1μと設定し
うる。
第４図では、皮膜６と同種で同程度の膜圧の窒
化硅素皮膜８を気相成長させ、続いて二酸化硅素
皮膜９を成長させ、これを図の如くパターニング
する。二酸化硅素皮膜９は窓５内にありその間隔
L4はおよそ5μとし得る。
化硅素皮膜８を気相成長させ、続いて二酸化硅素
皮膜９を成長させ、これを図の如くパターニング
する。二酸化硅素皮膜９は窓５内にありその間隔
L4はおよそ5μとし得る。
基板は煮沸させたりん酸溶液に浸せきし、皮膜
８をパターニングする。次いで皮膜９を除去す
る。
８をパターニングする。次いで皮膜９を除去す
る。
第５図では、軽くシリコン基板をエツチング
し、第６図で、熱酸化する。生成する二酸化硅素
のアイソレーシヨン層１０はシリコン表面とほぼ
平行となり平担化されると共に、表面に延在して
いたPN接合は層１０に終端され、ほぼ平担な接
合１１が形成される。
し、第６図で、熱酸化する。生成する二酸化硅素
のアイソレーシヨン層１０はシリコン表面とほぼ
平行となり平担化されると共に、表面に延在して
いたPN接合は層１０に終端され、ほぼ平担な接
合１１が形成される。
ここで、拡散マスク６が、熱酸化のマスクとし
ても働いてアイソレーシヨン層１０のセルフアラ
インを達成しており、位置決めを容易にし当初の
窓５が逆導電型領域を規定していることに注目す
べきである。
ても働いてアイソレーシヨン層１０のセルフアラ
インを達成しており、位置決めを容易にし当初の
窓５が逆導電型領域を規定していることに注目す
べきである。
次に表面の窒化硅素皮膜６，８は、前記の熱り
ん酸で全て除去され、第７図にて、薄いＰチヤネ
ルのゲート用酸化膜１２が生成され、領域２にて
図の如く除去される。この状態でりんを多量に含
んだ多結晶シリコン層１３が気相成長され、Ｎチ
ヤネルのトランジスタのチヤネル長を定めるべく
エツチングで除去する。表面には拡散マスクとし
て窒化硅素皮膜１４を形成する。
ん酸で全て除去され、第７図にて、薄いＰチヤネ
ルのゲート用酸化膜１２が生成され、領域２にて
図の如く除去される。この状態でりんを多量に含
んだ多結晶シリコン層１３が気相成長され、Ｎチ
ヤネルのトランジスタのチヤネル長を定めるべく
エツチングで除去する。表面には拡散マスクとし
て窒化硅素皮膜１４を形成する。
第８図の工程では、ソース、ドレイン、ゲート
をセルフ・アラインとすべく、皮膜１４、層１
３、酸化膜１２をパターニングする。
をセルフ・アラインとすべく、皮膜１４、層１
３、酸化膜１２をパターニングする。
ここでほう素拡散を行ない、Ｐチヤネルのソー
ス領域１５、ドレイン領域１６を形成する。拡散
は酸化性雰囲気で行ない、多結晶シリコン１３と
基板の露出部分を酸化させ、絶縁膜１７とする。
この熱処理で、領域２内では多結晶シリコン層１
３中のりんが拡散し、Ｎチヤネルのトランジスタ
のソース領域１８、ドレイン領域１９が形成され
る。拡散処理が一度で済むので製造工程の簡略化
と製造の再現性が向上されるものであり、特に好
ましい。ドレイン領域１９はアイソレーシヨン層
１０と隣接しており、その拡散接合は層１０で終
端されており、領域２の表面には延在していな
い。こうして、ドレイン領域の接合面積は減少さ
れる結果、ドレインと基板間の浮遊容量は減少さ
れる。これは、上記の製法によるトランジスタ素
子の小形化と相俟つて、Ｃ−MOSの高速動作を
実現する。
ス領域１５、ドレイン領域１６を形成する。拡散
は酸化性雰囲気で行ない、多結晶シリコン１３と
基板の露出部分を酸化させ、絶縁膜１７とする。
この熱処理で、領域２内では多結晶シリコン層１
３中のりんが拡散し、Ｎチヤネルのトランジスタ
のソース領域１８、ドレイン領域１９が形成され
る。拡散処理が一度で済むので製造工程の簡略化
と製造の再現性が向上されるものであり、特に好
ましい。ドレイン領域１９はアイソレーシヨン層
１０と隣接しており、その拡散接合は層１０で終
端されており、領域２の表面には延在していな
い。こうして、ドレイン領域の接合面積は減少さ
れる結果、ドレインと基板間の浮遊容量は減少さ
れる。これは、上記の製法によるトランジスタ素
子の小形化と相俟つて、Ｃ−MOSの高速動作を
実現する。
第８図の工程の終了後、表面のマスク１４を全
て除去すると、領域２のシリコン表面が露出する
ので、ここにてＮチヤネルのゲート酸化膜を熱酸
化で生成する。
て除去すると、領域２のシリコン表面が露出する
ので、ここにてＮチヤネルのゲート酸化膜を熱酸
化で生成する。
以下、通常の工程に従がい、第９図の如く、電
極付けを行ない、表面に保護膜としてりんシリケ
ートガラス皮膜２０を生成する。
極付けを行ない、表面に保護膜としてりんシリケ
ートガラス皮膜２０を生成する。
こうして、Ｐチヤネルのトランジスタ４はシリ
コンゲートで形成され、Ｎチヤネルのトランジス
タ３は、ソース、ドレインの拡散に用いた多結晶
シリコンを導体とし、電極金属とシリコン基板と
の合金形成を完全に防止する構造のプリ・アライ
ンゲートで形成されるもので、回路の構成上、ト
ランジスタ３のソースは基板と接続される。
コンゲートで形成され、Ｎチヤネルのトランジス
タ３は、ソース、ドレインの拡散に用いた多結晶
シリコンを導体とし、電極金属とシリコン基板と
の合金形成を完全に防止する構造のプリ・アライ
ンゲートで形成されるもので、回路の構成上、ト
ランジスタ３のソースは基板と接続される。
図面では３つのトランジスタ素子しか示さなか
つたが、トランジスタ素子３，４は上記のセル
フ・アライン方式の採用によりアイソレーシヨン
層１０と密接して形成されており、隣接する素子
の拡散領域、例えば１９と１５は表面でおよそ
10μだけ離れているもので、Ｃ−MOSでの集積度
の向上は著しいものがある。
つたが、トランジスタ素子３，４は上記のセル
フ・アライン方式の採用によりアイソレーシヨン
層１０と密接して形成されており、隣接する素子
の拡散領域、例えば１９と１５は表面でおよそ
10μだけ離れているもので、Ｃ−MOSでの集積度
の向上は著しいものがある。
次の実施例は、ＮチヤネルおよびＰチヤネルの
トランジスタの形成にシリコンゲート技術を用い
るものである。
トランジスタの形成にシリコンゲート技術を用い
るものである。
第１０図の工程にて、第３図乃至第６図の工程
で得たシリコン基板を用意する。
で得たシリコン基板を用意する。
このようなアイソレーシヨン層を有するシリコ
ン基板は、アイソレーシヨン層１０の形成後領域
２を形成するようP-拡散する方法でも得られる
が、この拡散時に、通常の拡散では領域２の表面
には酸化膜が生成するものであり、この酸化膜を
除去する際、同時に層１０が除去される恐れがあ
り、再現性且つ信頼性の良い工程とは言えない。
しかし、第３図乃至第６図のセルフ・アライン方
式を用いれば、層１０と別種の拡散マスクは、層
１０をエツチング除去する恐れなしに、独立に除
去し得るものであり、再現性且つ信頼性の高いも
のである。
ン基板は、アイソレーシヨン層１０の形成後領域
２を形成するようP-拡散する方法でも得られる
が、この拡散時に、通常の拡散では領域２の表面
には酸化膜が生成するものであり、この酸化膜を
除去する際、同時に層１０が除去される恐れがあ
り、再現性且つ信頼性の良い工程とは言えない。
しかし、第３図乃至第６図のセルフ・アライン方
式を用いれば、層１０と別種の拡散マスクは、層
１０をエツチング除去する恐れなしに、独立に除
去し得るものであり、再現性且つ信頼性の高いも
のである。
欺様にして、表面の拡散マスクを除去した後シ
リコン基板を酸化し、ゲート酸化膜２１を生成
し、続いて全面に多結晶シリコン層２２を成長さ
せる。更に二酸化硅素層２３を生成し、これをＰ
チヤネルのゲート間隔および、領域２の面積に残
す。
リコン基板を酸化し、ゲート酸化膜２１を生成
し、続いて全面に多結晶シリコン層２２を成長さ
せる。更に二酸化硅素層２３を生成し、これをＰ
チヤネルのゲート間隔および、領域２の面積に残
す。
第１１図の工程では、先ず、層２３をマスクと
して層２２をパターニングし、続いて、領域２の
面積にてレジストを被着してゲート酸化膜２１を
パターニングする。この際、Ｐチヤネル側の層２
２上の酸化膜も同時に除去される。レジストの剥
離後は、ほう素拡散である。この拡散で、ほう素
は多結晶シリコンおよびシリコン基板に拡散し、
Ｐチヤネル側のソース１５、ドレイン１６が形成
されると共にシリコンゲートが形成される。２４
は拡散で生成する酸化膜である。次はＮチヤネル
側の形成である。レジストをゲート間隔に残し、
層２３をマスクとして層２２をエツチングし、次
いで、領域２以外をレジストで被覆してゲート酸
化膜２１のパターニングを行なう。同時に層２３
を除去する。
して層２２をパターニングし、続いて、領域２の
面積にてレジストを被着してゲート酸化膜２１を
パターニングする。この際、Ｐチヤネル側の層２
２上の酸化膜も同時に除去される。レジストの剥
離後は、ほう素拡散である。この拡散で、ほう素
は多結晶シリコンおよびシリコン基板に拡散し、
Ｐチヤネル側のソース１５、ドレイン１６が形成
されると共にシリコンゲートが形成される。２４
は拡散で生成する酸化膜である。次はＮチヤネル
側の形成である。レジストをゲート間隔に残し、
層２３をマスクとして層２２をエツチングし、次
いで、領域２以外をレジストで被覆してゲート酸
化膜２１のパターニングを行なう。同時に層２３
を除去する。
ここで第１２図の如く、りん拡散を行い、シリ
コンゲート、ソース１８、ドレイン１９を形成す
る。
コンゲート、ソース１８、ドレイン１９を形成す
る。
以後、従来法に同じくして配線を行ない、Ｃ−
MOSを得る。
MOSを得る。
この実施例では、上例に同じく、ソース、ドレ
イン、ゲートはセルフ・アラインされ、隣接する
トランジスタの拡散領域は互いに層１０で分離さ
れ、その結果、パターン設計は容易となるのであ
る。
イン、ゲートはセルフ・アラインされ、隣接する
トランジスタの拡散領域は互いに層１０で分離さ
れ、その結果、パターン設計は容易となるのであ
る。
次の実施例はプリ・アラインゲート技術を用い
るものである。
るものである。
第１３図の工程では、第３図乃至第６図の工程
で得たシリコン基板を用意する。次に、ほう素を
多量にドープした多結晶シリコンを全面に被着し
た後フオトエツチングでソース電極２５、ドレイ
ン電極２６を形成する。これらは共に、アイソレ
ーシヨン層１０に延在していてよい。続いて、り
んを多量にドープした多結晶シリコンを全面に被
着し、フオト・エツチングしてソース電極２７、
ドレイン電極２８を形成する。
で得たシリコン基板を用意する。次に、ほう素を
多量にドープした多結晶シリコンを全面に被着し
た後フオトエツチングでソース電極２５、ドレイ
ン電極２６を形成する。これらは共に、アイソレ
ーシヨン層１０に延在していてよい。続いて、り
んを多量にドープした多結晶シリコンを全面に被
着し、フオト・エツチングしてソース電極２７、
ドレイン電極２８を形成する。
第１４図は、１回の拡散処理でほう素とりんを
シリコン中に拡散させ、Ｐチヤネルのソース１
５、ドレイン１６及びＮチヤネルのソース１８ド
レイン１９を形成したときの断面図である。
シリコン中に拡散させ、Ｐチヤネルのソース１
５、ドレイン１６及びＮチヤネルのソース１８ド
レイン１９を形成したときの断面図である。
拡散の際生ずるシリコン表面の酸化膜は、各ゲ
ート絶縁膜とし得る。続いて、各電極を設ければ
図の如く完成し、それぞれ、Ｐチヤネルのプリ・
アラインゲートMOSトランジスタとＮチヤネル
のプリ・アラインゲートMOSトランジスタとが
形成される。
ート絶縁膜とし得る。続いて、各電極を設ければ
図の如く完成し、それぞれ、Ｐチヤネルのプリ・
アラインゲートMOSトランジスタとＮチヤネル
のプリ・アラインゲートMOSトランジスタとが
形成される。
斯様にして、絶縁物アイソレーシヨン層で互い
に分離された半導体領域を備える半導体基板に
て、セルフ・アライン方式でソース・ドレインの
拡散領域を有する絶縁ゲート形電界効果トランジ
スタよりなる集積回路を形成すれば、ソースまた
はドレインの拡散領域はアイソレーシヨン領域と
密接して形成することができるのであり、従つ
て、従来の第１図の配置にてL1＋L2に代えて、
絶縁物アイソレーシヨン層の幅で済み、集積度は
著しく向上できるものであり、更に、この絶縁物
アイソレーシヨン層１０も第３図乃至第６図示の
工程により、セルフ・アライン方式で形成すれ
ば、表面に延在するPN接合を確実に絶縁物に変
換でき、その製作は容易で再現性のあるものとな
る。
に分離された半導体領域を備える半導体基板に
て、セルフ・アライン方式でソース・ドレインの
拡散領域を有する絶縁ゲート形電界効果トランジ
スタよりなる集積回路を形成すれば、ソースまた
はドレインの拡散領域はアイソレーシヨン領域と
密接して形成することができるのであり、従つ
て、従来の第１図の配置にてL1＋L2に代えて、
絶縁物アイソレーシヨン層の幅で済み、集積度は
著しく向上できるものであり、更に、この絶縁物
アイソレーシヨン層１０も第３図乃至第６図示の
工程により、セルフ・アライン方式で形成すれ
ば、表面に延在するPN接合を確実に絶縁物に変
換でき、その製作は容易で再現性のあるものとな
る。
以上説明したように本発明によれば、CMOS
の集積回路装置においてＰチヤネルトランジスタ
とＮチヤネルトランジスタとの間の距離を短くし
て高集積化をはかることができる。さらにＣ−
MOS構造の場合、ＰチヤネルトランジスタとＮ
チヤネルトランジスタとの間でPNPN構造が形
成され、両トランジスタをあまり近づけるとラツ
チアツプが生じやすくなるが、本発明の様に絶縁
物アイソレーシヨンで分離すれば、特にラツチア
ツプが生じやすい横方向のPNPN構造が形成さ
れなくなり、ラツチアツプの生じにくい効果が得
られる。
の集積回路装置においてＰチヤネルトランジスタ
とＮチヤネルトランジスタとの間の距離を短くし
て高集積化をはかることができる。さらにＣ−
MOS構造の場合、ＰチヤネルトランジスタとＮ
チヤネルトランジスタとの間でPNPN構造が形
成され、両トランジスタをあまり近づけるとラツ
チアツプが生じやすくなるが、本発明の様に絶縁
物アイソレーシヨンで分離すれば、特にラツチア
ツプが生じやすい横方向のPNPN構造が形成さ
れなくなり、ラツチアツプの生じにくい効果が得
られる。
第１図は従来のコンプリメンタリーMOS集積
回路の部分断面図、第２図は従来の単一チヤネル
MOS・ICの部分断面図、第３図乃至第９図は本
発明の一実施例によるコンプリメンタリー
MOS・ICの製作過程を示すもので、第３図はＮ
型シリコン基板にP-拡散した後の基板の断面図、
第４図はP-拡散の窓あけ後、窒化膜を形成し、
次いで酸化物のエツチングマスクを形成した基板
の断面図、第５図は窒化膜を用いてシリコンを軽
くエツチングした基板の断面図、第６図は次いで
熱酸化したときの断面図、第７図は表面の窒化膜
を除去し、ゲート絶縁膜を形成し、これをパター
ニングした後りんドープした多結晶シリコンを形
成し、これをゲート間隔に除去し、表面に窒化膜
を被覆した基板の断面図、第８図はセルフ・アラ
インとすべく、多結晶シリコンをパターニングし
た基板の断面図、第９図は完成したMOS・ICの
部分断面図、第１０図乃至第１２図は本発明の他
の実施例によるコンプリメンタリーMOS・ICの
製作過程を示すもので、第１０図は第６図の基板
にゲート酸化膜を形成した後、多結晶シリコン層
を形成し、更に二酸化硅素のマスクを設けた基板
の断面図、第１１図は一方のシリコンゲートを形
成してソース、ドレインを形成した基板の断面
図、第１２図は他方のシリコンゲートを形成して
ソース、ドレインを形成し完成した基板の断面
図、第１３図乃至第１４図は他の実施例になるコ
ンプリメンタリーMOS・ICの製作過程を示すも
ので、第１４図は第６図の基板に各不純物を含む
多結晶シリコン層を被着した基板の断面図、第１
４図は続いて拡散処理をして配線した基板の断面
図である。 図面にて、１はシリコン基板、２はP-領域、
３はＮチヤネルのトランジスタ、４はＰチヤネル
のトランジスタ、６，８，１４は窒化硅素皮膜、
９は二酸化硅素皮膜、１０は酸化物のアイソレー
シヨン層、１２，２１はゲート酸化膜、１３はり
んドープした多結晶シリコン層、１５，１８はソ
ース領域、１６，１９はドレイン領域、２２は多
結晶シリコン層、２５，２７はソース電極、２
６，２８はドレイン電極である。
回路の部分断面図、第２図は従来の単一チヤネル
MOS・ICの部分断面図、第３図乃至第９図は本
発明の一実施例によるコンプリメンタリー
MOS・ICの製作過程を示すもので、第３図はＮ
型シリコン基板にP-拡散した後の基板の断面図、
第４図はP-拡散の窓あけ後、窒化膜を形成し、
次いで酸化物のエツチングマスクを形成した基板
の断面図、第５図は窒化膜を用いてシリコンを軽
くエツチングした基板の断面図、第６図は次いで
熱酸化したときの断面図、第７図は表面の窒化膜
を除去し、ゲート絶縁膜を形成し、これをパター
ニングした後りんドープした多結晶シリコンを形
成し、これをゲート間隔に除去し、表面に窒化膜
を被覆した基板の断面図、第８図はセルフ・アラ
インとすべく、多結晶シリコンをパターニングし
た基板の断面図、第９図は完成したMOS・ICの
部分断面図、第１０図乃至第１２図は本発明の他
の実施例によるコンプリメンタリーMOS・ICの
製作過程を示すもので、第１０図は第６図の基板
にゲート酸化膜を形成した後、多結晶シリコン層
を形成し、更に二酸化硅素のマスクを設けた基板
の断面図、第１１図は一方のシリコンゲートを形
成してソース、ドレインを形成した基板の断面
図、第１２図は他方のシリコンゲートを形成して
ソース、ドレインを形成し完成した基板の断面
図、第１３図乃至第１４図は他の実施例になるコ
ンプリメンタリーMOS・ICの製作過程を示すも
ので、第１４図は第６図の基板に各不純物を含む
多結晶シリコン層を被着した基板の断面図、第１
４図は続いて拡散処理をして配線した基板の断面
図である。 図面にて、１はシリコン基板、２はP-領域、
３はＮチヤネルのトランジスタ、４はＰチヤネル
のトランジスタ、６，８，１４は窒化硅素皮膜、
９は二酸化硅素皮膜、１０は酸化物のアイソレー
シヨン層、１２，２１はゲート酸化膜、１３はり
んドープした多結晶シリコン層、１５，１８はソ
ース領域、１６，１９はドレイン領域、２２は多
結晶シリコン層、２５，２７はソース電極、２
６，２８はドレイン電極である。
Claims (1)
- １ 一導電型半導体基板と、前記半導体基板に所
望パターンを有して形成された絶縁物アイソレー
シヨン層と、前記絶縁物アイソレーシヨン層に終
端するPN接合を前記半導体基板とによつて形成
する逆導電型領域と、前記半導体基板と逆導電型
領域のそれぞれにおいて接合の少なくとも一部が
前記絶縁物アイソレーシヨン層に終端して形成さ
れた素子とを有することを特徴とする相補型
MOS集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114772A JPS57118666A (en) | 1981-07-22 | 1981-07-22 | Complementary mos integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114772A JPS57118666A (en) | 1981-07-22 | 1981-07-22 | Complementary mos integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306372A Division JPS5710569B2 (ja) | 1972-03-31 | 1972-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57118666A JPS57118666A (en) | 1982-07-23 |
| JPS643066B2 true JPS643066B2 (ja) | 1989-01-19 |
Family
ID=14646299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114772A Granted JPS57118666A (en) | 1981-07-22 | 1981-07-22 | Complementary mos integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57118666A (ja) |
-
1981
- 1981-07-22 JP JP56114772A patent/JPS57118666A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57118666A (en) | 1982-07-23 |
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