JPS608636B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS608636B2 JPS608636B2 JP13879676A JP13879676A JPS608636B2 JP S608636 B2 JPS608636 B2 JP S608636B2 JP 13879676 A JP13879676 A JP 13879676A JP 13879676 A JP13879676 A JP 13879676A JP S608636 B2 JPS608636 B2 JP S608636B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はソース．ドレイン及び他の拡散層からの引き出
し配線にポリシリコンを用いるＭＯＳ型電界効果トラン
ジスタとＭＯＳ型電界効果トランジスタを構成要素とす
る集積回路装置の製造方法に関する。
し配線にポリシリコンを用いるＭＯＳ型電界効果トラン
ジスタとＭＯＳ型電界効果トランジスタを構成要素とす
る集積回路装置の製造方法に関する。
本発明の目的は、半導体装置の拡散及び接続及び配線方
法として、選択酸化によって形成された酸化膜をマスク
として用いて多結晶Ｓｉを通して、選択拡散を行いソー
ス．ドレィンを形成することによりコンタクト自己整合
構造を実現し、且つ該拡散を受けた多結晶Ｓｉを該多結
晶蚤ｉ上に形成されたＣＶＤＳｉ０２膜上に電極配線と
して取りだすことにより二層配線構造を実現し、上記全
ての方法の結果として半導体装置を小型化及び低電流化
することにある。
法として、選択酸化によって形成された酸化膜をマスク
として用いて多結晶Ｓｉを通して、選択拡散を行いソー
ス．ドレィンを形成することによりコンタクト自己整合
構造を実現し、且つ該拡散を受けた多結晶Ｓｉを該多結
晶蚤ｉ上に形成されたＣＶＤＳｉ０２膜上に電極配線と
して取りだすことにより二層配線構造を実現し、上記全
ての方法の結果として半導体装置を小型化及び低電流化
することにある。
従来、半導体装置の小型化及び消費電流の低減を計るた
めに各種の改良がなされて来た。例えばＭＯＳ型半導体
においては、半導体装置の小型化および低電流化のため
にコンタクト自己整合方式が行なわれて来た。この方式
は、フィールド酸化膜と拡散層形成のための酸化膜マス
クを共通にして、拡散層形成のためのあげられた閉口部
を拡散および熱処理が終了した後、そのまま配線に使用
するものである。従来のコンタクト自己整合方式は、フ
オトェツチングにより閉口されたコンタクトホールを通
して拡散した後、何度かのエッチング工程を経るため拡
散層形成のために開いた酸化膜がサイドエッチされ拡散
層部よりのりークが起っていた。そのため半導体装置の
小型化のために自己整合方式を有効に使用することが出
来なかった。また電極配線は１層にしておこなわれてい
たため、配線間容量を小さくするため配線間の距離には
限界があり、数多くの素子を一つの基盤内に作り込もう
とすると、半導体装置が大きくなるという欠点があった
。本発明は、かかる欠点を除去したものであり、酸化膜
のエッチング時に、サイドエッチされにくい多結晶Ｓｉ
を自己整合用電極としているので、拡散層部よりのりー
クがなくなりコンタクト自己整合方式を有効に使用する
ことを可能にし、多結晶Ｓｉを部分的に選択酸化して配
線に利用することから、ＡＩの様にフオトェツチ工程を
経ないと配線に使用できないものに比べ断縁の危険が少
なく、また二層配線構造をもつことから半導体装置の小
型化が可能となる。
めに各種の改良がなされて来た。例えばＭＯＳ型半導体
においては、半導体装置の小型化および低電流化のため
にコンタクト自己整合方式が行なわれて来た。この方式
は、フィールド酸化膜と拡散層形成のための酸化膜マス
クを共通にして、拡散層形成のためのあげられた閉口部
を拡散および熱処理が終了した後、そのまま配線に使用
するものである。従来のコンタクト自己整合方式は、フ
オトェツチングにより閉口されたコンタクトホールを通
して拡散した後、何度かのエッチング工程を経るため拡
散層形成のために開いた酸化膜がサイドエッチされ拡散
層部よりのりークが起っていた。そのため半導体装置の
小型化のために自己整合方式を有効に使用することが出
来なかった。また電極配線は１層にしておこなわれてい
たため、配線間容量を小さくするため配線間の距離には
限界があり、数多くの素子を一つの基盤内に作り込もう
とすると、半導体装置が大きくなるという欠点があった
。本発明は、かかる欠点を除去したものであり、酸化膜
のエッチング時に、サイドエッチされにくい多結晶Ｓｉ
を自己整合用電極としているので、拡散層部よりのりー
クがなくなりコンタクト自己整合方式を有効に使用する
ことを可能にし、多結晶Ｓｉを部分的に選択酸化して配
線に利用することから、ＡＩの様にフオトェツチ工程を
経ないと配線に使用できないものに比べ断縁の危険が少
なく、また二層配線構造をもつことから半導体装置の小
型化が可能となる。
またゲート部のＰｏｌｙＳｉを選択酸化してチャンネル
長を決定しているので、ソース、ドレィン上の引き出し
配線用のポリシリコンとゲートアルミがオーバーラップ
する事が可能で小型化につながる。以下第１〜６図に例
を挙げ本発明の実施例に従って説明する。
長を決定しているので、ソース、ドレィン上の引き出し
配線用のポリシリコンとゲートアルミがオーバーラップ
する事が可能で小型化につながる。以下第１〜６図に例
を挙げ本発明の実施例に従って説明する。
説明は、Ｎ型シリコン基盤上に形成されたＰチャンネル
ＭＯＳ型トランジスターについて行う。第１図において
１はＮ型シリコン基盤であり、この上に、ｗｅｔ酸化膜
２を形成し、これをフオトェッチすることにより素子部
のｗｅｔ酸化膜を除き、その後多結晶Ｓｉ３、窒化シリ
コン膜４をその上に形成する。
ＭＯＳ型トランジスターについて行う。第１図において
１はＮ型シリコン基盤であり、この上に、ｗｅｔ酸化膜
２を形成し、これをフオトェッチすることにより素子部
のｗｅｔ酸化膜を除き、その後多結晶Ｓｉ３、窒化シリ
コン膜４をその上に形成する。
そして第２図に示すように多結晶Ｓｊ３をソース．ドレ
ィン及び他の拡散領域６とソース．ドレィン及び他の拡
散領域６からの引き出し配線及び他の配線領域をのぞい
て選択酸化して酸化シリコン膜５を形成する。次に、３
図に示すように窒化シリコン膜を除いた後に拡散によっ
てソース・ドレィン及び他の拡散領域６を形成する。さ
らに第４図の様にＣＶＤＳｉ０２膜７を形成する。この
ＣＶＤＳｉ０２膜７のゲート部をフオトェッチング等に
より除去した後、５図に示した様にゲ−ト酸化膜８を形
成する。この様にした後にＣＶＤＳｉ０２膜７に電極配
線として用いている多結晶Ｓｉ膜とのコンタクトを取る
ためのコンタクトホールを閉口し、その後山あるいはＡ
Ｉ−Ｓｊ合金を全面蒸着後フオトヱッチして、山配線あ
るいはＮ−Ｓｉ配線９とする。上記の方法により、シリ
コン基盤上に構成した本発明による半導体装置は、拡散
部よりのりークがなくなり、コンタクト自己整合方式を
有効に使用することが可能であり、二層配線により小型
化が可能となり、また第６図にみられるように、ゲート
電極とソース及びドレィンの引き出し配線とをオーバー
ラップさせる事が可能で、トランジスタ自体も非常な小
型となる。
ィン及び他の拡散領域６とソース．ドレィン及び他の拡
散領域６からの引き出し配線及び他の配線領域をのぞい
て選択酸化して酸化シリコン膜５を形成する。次に、３
図に示すように窒化シリコン膜を除いた後に拡散によっ
てソース・ドレィン及び他の拡散領域６を形成する。さ
らに第４図の様にＣＶＤＳｉ０２膜７を形成する。この
ＣＶＤＳｉ０２膜７のゲート部をフオトェッチング等に
より除去した後、５図に示した様にゲ−ト酸化膜８を形
成する。この様にした後にＣＶＤＳｉ０２膜７に電極配
線として用いている多結晶Ｓｉ膜とのコンタクトを取る
ためのコンタクトホールを閉口し、その後山あるいはＡ
Ｉ−Ｓｊ合金を全面蒸着後フオトヱッチして、山配線あ
るいはＮ−Ｓｉ配線９とする。上記の方法により、シリ
コン基盤上に構成した本発明による半導体装置は、拡散
部よりのりークがなくなり、コンタクト自己整合方式を
有効に使用することが可能であり、二層配線により小型
化が可能となり、また第６図にみられるように、ゲート
電極とソース及びドレィンの引き出し配線とをオーバー
ラップさせる事が可能で、トランジスタ自体も非常な小
型となる。
又本発明は本発明によるＮＯＳ電界効果トランジスタを
構成要素とする集積回路装置に有用である。
構成要素とする集積回路装置に有用である。
第１図〜第６図は本発明における半導体装置の各工程ご
との断面略図である。 １・・・・・・Ｎ型シリコン基盤、２・・・・・・Ｗｅ
ｔ酸化膜、３・・・…多結晶Ｓｉ、４・・・・・・窒化
シリコン膜、５・・・・・・酸化シリコン膜、６・・・
・・・ソース．ドレィン及び他の拡散領域、７・・…・
ＣＶＤＳｉ０２膜、８・・・・・・ゲート酸化膜、９・
・・・・・Ｎ配線あるいはＡＩ−Ｓｉ配線。 柊ー図Ｚ図 多３図 図 多Ｓ図 弟ら図
との断面略図である。 １・・・・・・Ｎ型シリコン基盤、２・・・・・・Ｗｅ
ｔ酸化膜、３・・・…多結晶Ｓｉ、４・・・・・・窒化
シリコン膜、５・・・・・・酸化シリコン膜、６・・・
・・・ソース．ドレィン及び他の拡散領域、７・・…・
ＣＶＤＳｉ０２膜、８・・・・・・ゲート酸化膜、９・
・・・・・Ｎ配線あるいはＡＩ−Ｓｉ配線。 柊ー図Ｚ図 多３図 図 多Ｓ図 弟ら図
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された酸化膜の一部を除去し、
素子部形成領域の該半導体基板を露出させる工程、該半
導体基板の露出部上及び該酸化膜上に多結晶半導体膜を
形成させ、該多結晶半導体膜上に耐酸化性被膜を被覆す
る工程、該素子部形成領域上の耐酸化性被膜の一部を除
去し、該多結晶半導体膜の一部を露出する工程、露出さ
れた該多結晶半導体膜を選択酸化する工程、該耐酸化性
被膜を除去し、該選択酸化により形成された酸化膜をマ
スクとして該多結晶半導体膜を介して該半導体基板中に
不純物を拡散する工程、該選択酸化により形成された酸
化膜を除去した後、ゲート酸化膜を形成し、該ゲート酸
化膜上にゲート電極を形成する工程とよりなることを特
徴とする半導体装置の製造方法。 ２ 前記耐酸化性被膜は窒化シリコン膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 ３ 前記多結晶半導体膜は多結晶シリコン膜であること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13879676A JPS608636B2 (ja) | 1976-11-18 | 1976-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13879676A JPS608636B2 (ja) | 1976-11-18 | 1976-11-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5363878A JPS5363878A (en) | 1978-06-07 |
| JPS608636B2 true JPS608636B2 (ja) | 1985-03-04 |
Family
ID=15230414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13879676A Expired JPS608636B2 (ja) | 1976-11-18 | 1976-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608636B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109448U (ja) * | 1987-01-09 | 1988-07-14 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526637A (en) * | 1978-08-16 | 1980-02-26 | Agency Of Ind Science & Technol | Manufacturing of semiconductor device |
| JPS55102270A (en) * | 1979-01-29 | 1980-08-05 | Agency Of Ind Science & Technol | Method of fabricating semiconductor device |
| US4285117A (en) * | 1979-09-06 | 1981-08-25 | Teletype Corporation | Method of manufacturing a device in a silicon wafer |
| JPS5680169A (en) * | 1979-12-04 | 1981-07-01 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS56144581A (en) * | 1980-04-11 | 1981-11-10 | Sanyo Electric Co Ltd | Production of metal oxide semiconductor type transistor |
-
1976
- 1976-11-18 JP JP13879676A patent/JPS608636B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109448U (ja) * | 1987-01-09 | 1988-07-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5363878A (en) | 1978-06-07 |
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