JPS6433242U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の構成図、第２図はＲＡＭ１の
構成図、第３図は本考案の実施例のブロツク図、
第４図は第３図のタイムチヤート、第５図はＲＡ
Ｍ１５の構成例を示す図、第６図は従来例のブロ
ツク図、第７図は従来例のタイムチヤート及び、
第８図はＲＡＭ６１−１〜６１−Ｐの構成例を示
す図である。 図に於いて、１，１５，６１−１〜６１−Ｐ…
…ＲＡＭ、２……ラツチ手段、３，１２，６２…
…コード検出回路、４……書込読出手段、５，１
７，６５……保護回路、１３……セレクタ、１４
，６３……スリーステートバツフア、１６，６４
……ラツチバツフア、１８……フリツプフロツプ
。

Claims (1)

1. 【実用新案登録請求の範囲】 保護段数がα、入力される時分割多重化された
   信号のチヤネル数がβのコード検出保護回路に於
   いて、 α×βビツト以上の記憶容量を有し、前記時分
   割多重化された各チヤネルにそれぞれ複数個のア
   ドレスを割当てたＮビツト構成のＲＡＭと、 該ＲＡＭから読出されたＮビツト構成のデータ
   がラツチされるラツチ手段と、 前記時分割多重化された信号の各チヤネルに収
   容されているコードが所定のコードであるか否か
   を示すコード検出結果を出力するコード検出回路
   と、 該コード検出回路から特定チヤネルのコード検
   出結果が出力されることにより、前記ＲＡＭの前
   記特定チヤネルに割当てられている複数個のアド
   レスの内容を最も若いアドレスから順次読出して
   前記ラツチ手段にラツチさせ、前記ラツチ手段に
   前記最も若いアドレスの内容をラツチさせた場合
   は、前記コード検出回路から出力された前記特定
   チヤネルのコード検出結果を前記最も若いアドレ
   スの最下位ビツトに書込むと共に、前記ラツチ手
   段にラツチさせたデータを１ビツトずつ最上位ビ
   ツト側にシフトして前記最も若いアドレスに書込
   み、前記最も若いアドレス以外のアドレスの内容
   を前記ラツチ手段にラツチさせた場合は、前記ラ
   ツチ手段にラツチさせたデータを１ビツトずつ最
   上位ビツト側にシフトして元のアドレスに書込む
   と共に、１つ前のアドレスの最上位ビツトに記憶
   されていたデータを前記元のアドレスの最下位ビ
   ツトに書込む書込読出手段と、 前記ラツチ手段から出力されたデータに基づい
   て、コードが確立したか否かを判断する保護回路
   とを備えたことを特徴とするコード検出保護回路
   。