JPS6440923U - - Google Patents

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JPS6440923U
JPS6440923U JP13540187U JP13540187U JPS6440923U JP S6440923 U JPS6440923 U JP S6440923U JP 13540187 U JP13540187 U JP 13540187U JP 13540187 U JP13540187 U JP 13540187U JP S6440923 U JPS6440923 U JP S6440923U
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JP
Japan
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signal
trigger circuit
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digital pattern
clock signal
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JP13540187U
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  • Manipulation Of Pulses (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例であるドロツプア
ウトトリガ回路の回路図、第２図は第１図の回路
の一動作を説明するためのタイミングチヤートで
ある。

Claims (1)

  1. 【実用新案登録請求の範囲】 Ａ 入力信号を基準レベルと比較して論理”Ｏ”
    又は論理”１”の信号を出力するレベルトリガ回
    路と、 Ｂ クロツク信号作成手段と、 Ｃ 該クロツク信号作成手段からクロツク信号が
    供給される毎に上記レベルトリガ回路の出力信号
    を順次記憶すると共に、複数の記憶回路に記憶さ
    れた信号をパラレルに出力するシフトレジスタと
    、 Ｄ ドロツプアウトの生じたデジタルパターンを
    作成してパラレルに出力するデジタルパターン作
    成手段と、 Ｅ 上記シフトレジスタから出力される信号と上
    記デジタルパターン作成手段から出力される信号
    とを比較して、両者が一致した時ドロツプアウト
    が生じたことを示す信号を発生するコンバータと
    、 を具備して成ることを特徴とするドロツプアウト
    トリガ回路。
JP13540187U 1987-09-04 1987-09-04 Expired JPH0422570Y2 (ja)

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JP13540187U JPH0422570Y2 (ja) 1987-09-04 1987-09-04

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Publication Number Publication Date
JPS6440923U true JPS6440923U (ja) 1989-03-10
JPH0422570Y2 JPH0422570Y2 (ja) 1992-05-25

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