JPH0338612B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピユータのレジスタ間接
指定メモリアドレス制御装置に関するものであ
る。

従来例の構成とその問題点 近年、マイクロコンピユータの工業界における
普及は目ざましいものがある。このようなマイク
ロコンピユータは種々の命令により動作、制御が
行なわれている。

一般に、演算命令は実行動作の内容を定めるオ
ペレーシヨン部と処理されるデータを指示するオ
ペランド部とによつて構成される。ここで、オペ
ランドがメモリに存在する場合、メモリアドレス
を指定制御する必要がある。

以下第１図を参照して従来のメモリアドレスモ
ードについて説明する。

(a)はアドレスレジスタの構成を示す。アドレス
レジスタR₀，R₁はそれぞれ16ビツトであるとす
る。すなわち、最大メモリ容量は65K語である。

(b)は命令語の構成を示すものである。たとえ
ば、オペレーシヨン部が加算命令であれば、オペ
ランド部によつて指定されるデータとマイクロコ
ンピユータのアキユムレータとを加算し、加算結
果をアキユムレータに格納する。

(c)はオペランド部の内容を示すものであり、Ｏ
ならばオペランドアドレスはR₀で、１ならばR₁
で指定されることを示す。

しかしながら、データRAMをもプロセツサ部
と同一のLSI上に構成する１チツプマイクロコン
ピユータが、上記のアドレスモードを有したとす
ると次なる問題が生ずる。

１チツプマイクロコンピユータは、集積度の制
約により、大容量のRAMは内蔵できない。一般
的には、内蔵RAMだけで応用されることが多い
が、システム拡張のため、外部メモリ拡張機能を
も有することも要請される。換言すれば、比較的
小容量の内蔵RAMを効率よくアクセスするこ
と、かつ大容量アドレス空間をアクセスすること
も必要となる。一方、アドレスレジスタは多けれ
ば、効率的なプログラムが可能であるが、LSIの
集積度の制約により、多くのアドレスレジスタを
内蔵することは一般に困難である。すなわち、内
蔵するアドレスレジスタを効率よく利用すること
が重要となる。たとえば、内蔵RAM容量を256
語とすると、アドレスレジスタの上位８ビツトは
使用されないことになり、アドレスレジスタの使
用効率が悪いことになる。

発明の目的 本発明は上記従来の問題点を解消するもので、
各アドレスレジスタを効率よく利用するため、オ
ペランドアドレスモードを増加させたメモリアド
レス制御装置を提供することを目的とする。

発明の構成 本発明はアドレスレジスタを上位、下位部の２
群に分離し、それぞれのレジスタ群からそれぞれ
単一のレジスタを選択する回路、それぞれの選択
回路により得られるレジスタを連結し、メモリア
ドレスとする手段、上位メモリアドレスを特定ア
ドレスとし、下位メモリアドレスをレジスタ群の
中より選択する手段を有することにより、小容量
RAMを効率よくアドレス可能とすることのでき
るものである。

実施例の説明 第２図は本発明の一実施例におけるメモリアド
レスモードを説明するための図である。同図ａは
アドレスレジスタが第１のレジスタ群r₁，r₃と、
第２のレジスタ群r₁，r₂より構成されていること
を示す。各レジスタの語長は８ビツトであるとす
る。同図ｂは命令語の構成を示すものである。第
１図のｂと同様に、オペレーシヨン部が加算命令
であれば、オペランド部によつて指定されるデー
タとアキユムレータとを加算し、加算結果をアキ
ユムレータに格納する。ｃはオペランド部の内容
を示すものである。オペランド部のMSBがｏの
場合、オペランドアドレスの上位８ビツトは自動
的に零がセツトされ、下位８ビツトはr₀，r₁，r₂，
r₃のいずれかによつて指定される。一方、MSB
が１の場合、（r₁r₀），（r₃r₀），（r₁r₂）（r₃r₂）に
よ
つてオペランドアドレスが指定される。

第３図は、第２図に示したアドレスモードを実
行するメモリアドレス制御回路の一実施例を示す
ものである。

１はr₁，r₃よりなる第１のアドレス群、２は第
１の選択回路、３はr₀，r₂よりなる第２のレジス
タ群、４は第２の選択回路、５はANDゲート、
６は第１、第２のレジスタ群１，３の出力を入力
とする選択回路、７は上位メモリアドレス信号、
８は下位メモリアドレス信号、９は第１の選択回
路２の制御信号、１０は第２の選択回路４の制御
信号、１１はANDゲート５のゲート信号、１２
は選択回路６の制御信号である。

以上のように構成された本実施例のメモリアド
レス制御装置について、以下その動作を説明す
る。

第３図における制御信号９，１０，１１，１２
はマイクロコンピユータの命令デコーダより出力
される。各制御信号の制御モードを次に示す。

９：０の時第１の選択回路２がr₁を出力 １の時第１の選択回路２がr₃を出力 １０：０の時第２の選択回路４がr₀を出力 １の時第２の選択回路４がr₂を出力 １１：０の時ANDゲート５は０を出力 １の時ANDゲート５は第１の選択回路２の
出力を出力 １２：０の時選択回路６は第２の選択回路４出力
を出力 １の時選択回路６は第１の選択回路２の出力
を出力 以上のように定義された制御信号９，１０，１
１，１２の状態とオペランドアドレスとの対応を
第４図に示す。

第４図において、たとえばオペランドアドレス
モード０では、各制御信号９，１０，１１，１２
を（Ｘ，０，０，０）とすることによりオペラン
ドアドレス（Or₀）が第３図における上位アドレ
ス信号７、下位アドレス信号８より出力されるこ
とを示す。

但し、Ｘは冗長を示す。モード１以下も同様で
あるので説明は省略する。

以上により、第３図のメモリアドレス制御回路
が、第２図ｃに示したアドレスモードを実現する
ことがわかる。

なお、本実施例において、特定アドレスを０と
したが、任意の値をとるようにすることは、容易
に可能である。

発明の効果 本発明のメモリアドレス制御装置は、第１のレ
ジスタ群と第２のレジスタ群からなるアドレスレ
ジスタと、各レジスタ群の選択回路、第１及び第
２の選択回路出力を連結あるいは、上位アドレス
を特定アドレスとし、下位アドレスとして、第１
あるいは第２の選択回路出力とする手段を設ける
ことにより、１チツプマイクロコンピユータに内
蔵される比較的小容量RAMを効率よくアドレス
可能となりプログラムサイズが減少れうると同時
に、外部RAM拡張時の大容量アドレスアクセス
をも可能とすることができ、その実用的効果は大
きいものがある。

【図面の簡単な説明】

第１図は従来のメモリアドレスモードを説明す
るための図で、ａはアドレスレジスタの構造図、
ｂは命令語の構造図、ｃはオペランド部の内容対
応図、第２図は本発明の一実施例におけるメモリ
アドレスモードを説明するための図で、ａはアド
レスレジスタの構造図、ｂは命令語の構造図、ｃ
はオペランド部の内容対応図、第３図は本発明の
一実施例におけるメモリアドレス制御回路のブロ
ツク図、第４図は第３図のメモリアドレス制御回
路における制御信号とオペランドアドレスとの対
応図である。 １……第１のレジスタ群、２……第１の選択回
路、３……第２のレジスタ群、４……第２の選択
回路、５……ANDゲート、６……選択回路。

Claims (1)

【特許請求の範囲】
1. １ 第１のレジスタ群と、第２のレジスタ群と、
   第１及び第２のレジスタ群からそれぞれ単一のレ
   ジスタを選択する第１及び第２の選択手段と、第
   １及び第２の選択回路により得られるレジスタを
   連結しメモリアドレスとする手段と、上位メモリ
   アドレスを特定アドレスとし下位メモリアドレス
   を第１あるいは第２の選択回路より得られるレジ
   スタによつて定める手段を有し、前記４つの手段
   が、それぞれ命令のオペランド部によつて選択制
   御されることを特徴とするメモリアドレス制御装
   置。