JPS644280B2 - - Google Patents
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- JPS644280B2 JPS644280B2 JP58171424A JP17142483A JPS644280B2 JP S644280 B2 JPS644280 B2 JP S644280B2 JP 58171424 A JP58171424 A JP 58171424A JP 17142483 A JP17142483 A JP 17142483A JP S644280 B2 JPS644280 B2 JP S644280B2
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- JP
- Japan
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- random access
- voltage
- memory
- access memory
- operating voltage
- Prior art date
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Links
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- 230000002093 peripheral effect Effects 0.000 claims description 9
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- 238000012360 testing method Methods 0.000 description 29
- 210000004027 cell Anatomy 0.000 description 16
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の背景〕
本発明は半導体集積回路の製造およびテストに
関するものである。さらに詳細にいえば、本発明
はランダム・アクセス・メモリの製造およびテス
トに関するものである。
関するものである。さらに詳細にいえば、本発明
はランダム・アクセス・メモリの製造およびテス
トに関するものである。
実際の作動する際の集積回路の不良率を下げる
ためには、電子機器の作動に回路を使用する前
に、各回路に通電テストを施すことが望ましい。
通電テストを行なう最も簡単な方法は、テスト回
路内のそれぞれの回路の予定定格の電源に、集積
回路を接続し、同時に、たとえば、所定のテス
ト・データのメモリへの出し入れを行なうことで
ある。しかしながら、適当な通電時間内、たとえ
ば１時間以内に現われる潜在的な不良が比較的小
さな割合でしかないため、このような通電テスト
は効率のよくないものである。
ためには、電子機器の作動に回路を使用する前
に、各回路に通電テストを施すことが望ましい。
通電テストを行なう最も簡単な方法は、テスト回
路内のそれぞれの回路の予定定格の電源に、集積
回路を接続し、同時に、たとえば、所定のテス
ト・データのメモリへの出し入れを行なうことで
ある。しかしながら、適当な通電時間内、たとえ
ば１時間以内に現われる潜在的な不良が比較的小
さな割合でしかないため、このような通電テスト
は効率のよくないものである。
通電テストを早くするため、テストを高温で行
なうことが公知となつている。このことは適当な
長さのテスト中に現われる不良数を、増加させる
ものである。しかしながら、デバイスの温度には
限界があり、その限界を越えると回復不能な損害
がデバイスに生じる。
なうことが公知となつている。このことは適当な
長さのテスト中に現われる不良数を、増加させる
ものである。しかしながら、デバイスの温度には
限界があり、その限界を越えると回復不能な損害
がデバイスに生じる。
通電テスト中に発見できる不良デバイスの数を
増加させる他の公知技術は、回路に印加される動
作電圧を上げることである。電圧ストレスと呼ば
れるこの技術は、インテル・コーポレーシヨン信
頼性レポートRR−７、1975年９月（Intel
Corporation Reliability Report RR−７、
September 1975）に記載されている。添付図面
第３図のグラフに示すように、通電テストにおけ
るランダム・アクセス・メモリのバツチの不良率
は、印加電圧を増加させることによつて、急激に
増加する。たとえば、印加動作電圧を正規の動作
電圧の１ 1/2倍ないし２倍まで上げれば、通電テ
スト中の不良率を２倍以上にすることができる。
増加させる他の公知技術は、回路に印加される動
作電圧を上げることである。電圧ストレスと呼ば
れるこの技術は、インテル・コーポレーシヨン信
頼性レポートRR−７、1975年９月（Intel
Corporation Reliability Report RR−７、
September 1975）に記載されている。添付図面
第３図のグラフに示すように、通電テストにおけ
るランダム・アクセス・メモリのバツチの不良率
は、印加電圧を増加させることによつて、急激に
増加する。たとえば、印加動作電圧を正規の動作
電圧の１ 1/2倍ないし２倍まで上げれば、通電テ
スト中の不良率を２倍以上にすることができる。
動作電圧を上げるという上記の公知方法を、多
くのタイプのデバイスに使用できるが、ランダ
ム・アクセス・メモリのセル・サイズが小さくな
ると、動作電圧を上げることによつて、「良品」
のデバイスが通電テスト中に破壊されやすくな
る。たとえば、４ミクロンのフオトリソグラフイ
を用いた4Kダイナミツク・ランダム・アクセ
ス・メモリでは、デバイスに損傷を与えることな
く、正規VDDレベルの１ 1/2ないし２倍の範囲の
VDD動作電圧を印加することができる。しかしな
がら、２ミクロンのフオトリソグラフイを利用し
た64Kメモリの場合、正規レベルの１ 1/2倍以上
にVDDを上げることにより、正常なデバイスの多
くが、損傷を受けてしまう。この理由は、メモリ
に使用されるトランジスタ・デバイスのサイズが
小さくなると、デバイスの維持電圧が低下し、こ
の電圧を越えると接合の損傷、つまりドレインか
らゲートへの酸化物の短絡が生じるからである。
くのタイプのデバイスに使用できるが、ランダ
ム・アクセス・メモリのセル・サイズが小さくな
ると、動作電圧を上げることによつて、「良品」
のデバイスが通電テスト中に破壊されやすくな
る。たとえば、４ミクロンのフオトリソグラフイ
を用いた4Kダイナミツク・ランダム・アクセ
ス・メモリでは、デバイスに損傷を与えることな
く、正規VDDレベルの１ 1/2ないし２倍の範囲の
VDD動作電圧を印加することができる。しかしな
がら、２ミクロンのフオトリソグラフイを利用し
た64Kメモリの場合、正規レベルの１ 1/2倍以上
にVDDを上げることにより、正常なデバイスの多
くが、損傷を受けてしまう。この理由は、メモリ
に使用されるトランジスタ・デバイスのサイズが
小さくなると、デバイスの維持電圧が低下し、こ
の電圧を越えると接合の損傷、つまりドレインか
らゲートへの酸化物の短絡が生じるからである。
それゆえ、本発明の目的は、比較的短時間で通
電テストを行なうことができ、同時に通電テスト
中に不良デバイスの大部分を検出することのでき
る、ダイナミツク・ランダム・アクセス・メモリ
を提供することである。
電テストを行なうことができ、同時に通電テスト
中に不良デバイスの大部分を検出することのでき
る、ダイナミツク・ランダム・アクセス・メモリ
を提供することである。
本発明の他の目的は、通電テスト中にメモリの
トランジスタ・デバイスに損傷を与えることな
く、高い電圧を維持できる小さなセル・サイズを
有する、ランダム・アクセス・メモリを提供する
ことである。
トランジスタ・デバイスに損傷を与えることな
く、高い電圧を維持できる小さなセル・サイズを
有する、ランダム・アクセス・メモリを提供する
ことである。
さらに、本発明の目的は、正常なデバイスを損
傷することなく、適当なテスト時間内で不良デバ
イスの大部分を検出できる、小さなセル・サイズ
を有するランダム・アクセス・メモリ用の通電テ
スト方法を提供することである。
傷することなく、適当なテスト時間内で不良デバ
イスの大部分を検出できる、小さなセル・サイズ
を有するランダム・アクセス・メモリ用の通電テ
スト方法を提供することである。
本発明の上記および他の目的は、メモリの周辺
（制御）回路用、ならびに蓄積パツド・アレイ用
の別々のVDD（一次動作電圧）端子パツドを、メ
モリ・チツプ上に有するランダム・アクセス・メ
モリによつて、達成される。通電テスト中に正規
の、あるいは若干高い値のVDDが周辺回路用VDD
端子パツドに印加され、一方正規のVDDレベルの
１ 1/2ないし２倍以上の動作電圧が記憶パツド・
アレイVDD端子パツドに印加される。この場合、
ダイナミツク・ランダム・アクセス・メモリの不
良のほとんどが、蓄積パツド・アレイ内の電極の
短絡によつて生じるものであるため、不良デバイ
スの大部分を通電テスト中に、比較的短時間で発
見することができる。通電テストの完了時に、２
つのVDD端子パツドは相互に接続され、チツプは
パツケージに収められる。
（制御）回路用、ならびに蓄積パツド・アレイ用
の別々のVDD（一次動作電圧）端子パツドを、メ
モリ・チツプ上に有するランダム・アクセス・メ
モリによつて、達成される。通電テスト中に正規
の、あるいは若干高い値のVDDが周辺回路用VDD
端子パツドに印加され、一方正規のVDDレベルの
１ 1/2ないし２倍以上の動作電圧が記憶パツド・
アレイVDD端子パツドに印加される。この場合、
ダイナミツク・ランダム・アクセス・メモリの不
良のほとんどが、蓄積パツド・アレイ内の電極の
短絡によつて生じるものであるため、不良デバイ
スの大部分を通電テスト中に、比較的短時間で発
見することができる。通電テストの完了時に、２
つのVDD端子パツドは相互に接続され、チツプは
パツケージに収められる。
さらに、本発明は正規の動作電圧をメモリの周
辺回路に印加し、同時に正規の動作電圧の１ 1/2
ないし２倍以上という高い動作電圧を蓄積パツ
ド・アレイに印加する工程を含む、ランダム・ア
クセス・メモリの通電テスト方法を提供するもの
である。不良デバイスを除去した後、２つのVDD
パツドはパツケージ作業前または作業中に、相互
に接続される。その後、回路は正常なランダム・
アクセス・メモリ回路として作動する。
辺回路に印加し、同時に正規の動作電圧の１ 1/2
ないし２倍以上という高い動作電圧を蓄積パツ
ド・アレイに印加する工程を含む、ランダム・ア
クセス・メモリの通電テスト方法を提供するもの
である。不良デバイスを除去した後、２つのVDD
パツドはパツケージ作業前または作業中に、相互
に接続される。その後、回路は正常なランダム・
アクセス・メモリ回路として作動する。
第１図には、ランダム・アクセス・メモリ・チ
ツプの基本的構成が示されている。メモリはセン
シング回路１３の両側に配置された、メモリ・セ
ルの２つのアレイ１１，１２を含んでいる。ビツ
ト・ライン導線（図示せず）はセンシング回路１
３からメモリ・セルの両アレイ１１，１２を横切
つて延びている。ワード・ライン制御回路１４，
１５からなる周辺回路が、セルの対応するアレイ
１１，１２の端部に配置されている。ワード・ラ
イン１８は制御回路１４，１５から、メモリ・セ
ルのアレイ１１，１２を通つてビツト・ラインに
直角に延びている。
ツプの基本的構成が示されている。メモリはセン
シング回路１３の両側に配置された、メモリ・セ
ルの２つのアレイ１１，１２を含んでいる。ビツ
ト・ライン導線（図示せず）はセンシング回路１
３からメモリ・セルの両アレイ１１，１２を横切
つて延びている。ワード・ライン制御回路１４，
１５からなる周辺回路が、セルの対応するアレイ
１１，１２の端部に配置されている。ワード・ラ
イン１８は制御回路１４，１５から、メモリ・セ
ルのアレイ１１，１２を通つてビツト・ラインに
直角に延びている。
第２図には、セルのアレイ１１，１２の一方の
単独のセルの略図が示されている。セルはビツ
ト・ライン３３に接続されたドレインと、ワー
ド・ライン１８の対応するものに接続されたゲー
トを有するトランジスタ３１を含んでいる。トラ
ンジスタ３１のソースは、セル蓄積コンデンサ３
２の極板の一方と接続されている。第１図、特に
図の左側の拡大部分において、コンデンサ３２の
他の極板は導電層２５と電気的に一体となつてお
り、この層はたとえば、ポリシリコン材料で形成
されており、且つ孔２７の傾斜面に延びている。
アレイに各セルを形成するには、孔２７が１つ必
要である。この構成において、すべてのセルの各
蓄積コンデンサの第２の極板は、導電層２５を介
して相互接続されている。
単独のセルの略図が示されている。セルはビツ
ト・ライン３３に接続されたドレインと、ワー
ド・ライン１８の対応するものに接続されたゲー
トを有するトランジスタ３１を含んでいる。トラ
ンジスタ３１のソースは、セル蓄積コンデンサ３
２の極板の一方と接続されている。第１図、特に
図の左側の拡大部分において、コンデンサ３２の
他の極板は導電層２５と電気的に一体となつてお
り、この層はたとえば、ポリシリコン材料で形成
されており、且つ孔２７の傾斜面に延びている。
アレイに各セルを形成するには、孔２７が１つ必
要である。この構成において、すべてのセルの各
蓄積コンデンサの第２の極板は、導電層２５を介
して相互接続されている。
留意すべきなのは、これらの蓄積コンデンサの
第２極板を相互接続するには、他の技術を利用で
きるということである。たとえば、ビツト・ライ
ンと平行に延びる導電性ストリツプ、またはワー
ド・ラインと平行に延びる導電性ストリツプを用
いて、蓄積コンデンサの第２極板を相互接続する
ことができる。メモリ・セルのアレイ１１，１２
の側面にある周辺部において、多数のコネクタ１
６が導電層２５（導電性ストリツプの技術を利用
した場合には、ストリツプ）をバス１９に接続し
ている。バス１９はVDDパツド２１へ延びてい
る。第１図に示した公知の構成において、ワー
ド・ライン制御回路（周辺回路）１４，１５は図
に示すようにライン２２を介して、端子パツド２
１にも直結されている。入出力および制御の結線
用に付加的なパツド２３が設けられている。
第２極板を相互接続するには、他の技術を利用で
きるということである。たとえば、ビツト・ライ
ンと平行に延びる導電性ストリツプ、またはワー
ド・ラインと平行に延びる導電性ストリツプを用
いて、蓄積コンデンサの第２極板を相互接続する
ことができる。メモリ・セルのアレイ１１，１２
の側面にある周辺部において、多数のコネクタ１
６が導電層２５（導電性ストリツプの技術を利用
した場合には、ストリツプ）をバス１９に接続し
ている。バス１９はVDDパツド２１へ延びてい
る。第１図に示した公知の構成において、ワー
ド・ライン制御回路（周辺回路）１４，１５は図
に示すようにライン２２を介して、端子パツド２
１にも直結されている。入出力および制御の結線
用に付加的なパツド２３が設けられている。
この公知の構成において、蓄積セルに印加され
る動作電圧は不可避的に、周辺回路に印加される
ものと同じになる。したがつて、フオトリソグラ
フイ寸法を下げる（メモリの蓄積容量を増やすの
に必要である）ことによつて、周辺回路を作り上
げているトランジスタの維持電圧が低くなつた場
合通電テスト中にテストを早めるために印加でき
る電圧は厳しく制限される。
る動作電圧は不可避的に、周辺回路に印加される
ものと同じになる。したがつて、フオトリソグラ
フイ寸法を下げる（メモリの蓄積容量を増やすの
に必要である）ことによつて、周辺回路を作り上
げているトランジスタの維持電圧が低くなつた場
合通電テスト中にテストを早めるために印加でき
る電圧は厳しく制限される。
第４図に、本発明にしたがつて構成されたラン
ダム・アクセス・メモリの構成を示す。第１図に
示した公知デバイスと異なり、本発明のランダ
ム・アクセス・メモリには、２つのVDD端子パツ
ド３５，３６が設けられている。第１の端子パツ
ド３５は、バス１９およびコネクタ１６を介し
て、導電層２５に接続されている。最初作製され
たとき、チツプ内で端子パツド３５と電気的に絶
縁されている第２の端子パツド３６は、動作電圧
を供給するためライン２２を介して、ワード・ラ
イン制御回路１４，１５へ接続されている。
ダム・アクセス・メモリの構成を示す。第１図に
示した公知デバイスと異なり、本発明のランダ
ム・アクセス・メモリには、２つのVDD端子パツ
ド３５，３６が設けられている。第１の端子パツ
ド３５は、バス１９およびコネクタ１６を介し
て、導電層２５に接続されている。最初作製され
たとき、チツプ内で端子パツド３５と電気的に絶
縁されている第２の端子パツド３６は、動作電圧
を供給するためライン２２を介して、ワード・ラ
イン制御回路１４，１５へ接続されている。
通電テスト中に、正規のあるいはほぼ正規の動
作電圧を、端子パツド３６を通して、ワード・ラ
イン制御回路１４，１５へ印加することができ、
一方正規動作電圧の１ 1/2ないし２倍以上の動作
電圧を、端子パツド３５を用いて、メモリ・セル
の蓄積コンデンサに印加することができる。蓄積
コンデンサのアレイに高い動作電圧を印加できる
ことは、通電テストを大幅に促進するものであ
り、一方正規の、あるいはほぼ正規の電圧がワー
ド・ライン制御回路１４，１５に印加されるた
め、正常のデバイスが通電テスト中に損傷を受け
る恐れはなくなる。
作電圧を、端子パツド３６を通して、ワード・ラ
イン制御回路１４，１５へ印加することができ、
一方正規動作電圧の１ 1/2ないし２倍以上の動作
電圧を、端子パツド３５を用いて、メモリ・セル
の蓄積コンデンサに印加することができる。蓄積
コンデンサのアレイに高い動作電圧を印加できる
ことは、通電テストを大幅に促進するものであ
り、一方正規の、あるいはほぼ正規の電圧がワー
ド・ライン制御回路１４，１５に印加されるた
め、正常のデバイスが通電テスト中に損傷を受け
る恐れはなくなる。
通電テストが完了し、チツプがパツケージされ
た後、端子パツド３５および３６を、たとえば第
４図の仮想線で示されているジヤンパ（接続手
段）３７を介して、電気的に接続する。相互接続
された端子パツド３５および３６はついで、パツ
ケージの単一のVDDピンに接続される。希望する
場合には、単一の接続リード線を使用して、両端
子パツド３５，３６およびパツケージのVDDピン
を相互接続することもできる。
た後、端子パツド３５および３６を、たとえば第
４図の仮想線で示されているジヤンパ（接続手
段）３７を介して、電気的に接続する。相互接続
された端子パツド３５および３６はついで、パツ
ケージの単一のVDDピンに接続される。希望する
場合には、単一の接続リード線を使用して、両端
子パツド３５，３６およびパツケージのVDDピン
を相互接続することもできる。
好ましい実施例について説明したが、本発明の
範囲および精神を逸脱しないさまざまな改変形
が、当該技術分野の通常の技術者には明白なもの
であると確信する。
範囲および精神を逸脱しないさまざまな改変形
が、当該技術分野の通常の技術者には明白なもの
であると確信する。
第１図は本発明が適応されるタイプの公知のラ
ンダム・アクセス・メモリの構成を示す図であ
る。第２図は、第１図に示すメモリのメモリ・セ
ル１個のみの略図である。第３図は印加動作電圧
をパラメータとして、時間に対して不良率をプロ
ツトしたグラフ図である。第４図は本発明の技術
に従つて構成されたランダム・アクセス・メモリ
の構成を示す図である。
ンダム・アクセス・メモリの構成を示す図であ
る。第２図は、第１図に示すメモリのメモリ・セ
ル１個のみの略図である。第３図は印加動作電圧
をパラメータとして、時間に対して不良率をプロ
ツトしたグラフ図である。第４図は本発明の技術
に従つて構成されたランダム・アクセス・メモリ
の構成を示す図である。
Claims (1)
- 【特許請求の範囲】 １ ダイナミツク・ランダム・アクセス・メモリ
の製造方法であつて、メモリ・セルのアレイを形
成する工程と、前記メモリ・セルに関連する周辺
回路を形成する工程と、 前記メモリ・セルに接続された第１の電圧端子
パツドを形成する工程と、 前記周辺回路に接続された第２の電圧端子パツ
ドを形成する工程と、 前記ダイナミツク・ランダム・アクセス・メモ
リの正規動作電圧よりも高い電圧を前記第１の電
圧端子パツドに印加するとともに、前記正規動作
電圧と同程度の電圧を前記第２の電圧端子パツド
に印加する工程と、 前記高い電圧を所定時間印加した後に、前記ダ
イナミツク・ランダム・アクセス・メモリに欠陥
が生じているか否かを決定する工程と、 前記ダイナミツク・ランダム・アクセス・メモ
リに欠陥が生じていない場合に、前記第１及び第
２の電圧端子を接続手段により互いに接続し、そ
の後、前記メモリをパツケージに収める工程とを
有すダイナミツク・ランダム・アクセス・メモリ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/441,709 US4527254A (en) | 1982-11-15 | 1982-11-15 | Dynamic random access memory having separated VDD pads for improved burn-in |
| US441709 | 1982-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5992499A JPS5992499A (ja) | 1984-05-28 |
| JPS644280B2 true JPS644280B2 (ja) | 1989-01-25 |
Family
ID=23753978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171424A Granted JPS5992499A (ja) | 1982-11-15 | 1983-09-19 | ダイナミック・ランダム・アクセス・メモリの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4527254A (ja) |
| EP (1) | EP0109006B1 (ja) |
| JP (1) | JPS5992499A (ja) |
| DE (1) | DE3379129D1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
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