JPS645310B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置に関し、特にアドレス方
式が異なる複数のメモリを用いて処理を実行する
装置に関する。

従来このような装置として画像処理装置があ
る。ここではラスタ走査型陰極線ブラウン管（以
下CRTという）を表示用機器として使用し、メ
モリ（例えばダイナミツクメモリを用いたリフレ
ツシユメモリ）に格納された情報に基いて表示処
理を行なう機能が画像処理装置の重要な機能の一
つである。取り扱われるメモリとしては２種類あ
り、第１はCRTに供給される画像データそのも
のが格納されているメモリである。第２は画像デ
ータが予め設定されているパターン発生器（キヤ
ラクタジエネレータ）に対するアドレスが格納さ
れているメモリである。これら２種類のメモリを
用いることにより、例えば文字と画像とを組み合
わせて１つの画面上に表示することができる。し
かしながら、これら第１および第２のメモリに対
するアドレス指定方式は後述するように夫々異な
つている。そのため、第１図および第２図に示す
ように、各メモリに対するアドレス制御回路は全
く独立に設けられなければならなかつた。即ち、
前記第１のメモリに対するアドレス制御回路は、
第１図に示すようにアドレス発生回路２と映像用
データがそのまま格納されているリフレツシユメ
モリ１（以下、映像メモリという）とその周辺回
路とを含む。ここではまず、表示を開始する前に
あらかじめ中央処理装置（CPU）が映像メモリ
１に対する表示開始アドレス（以下、SADとい
う）をシステムデータ・バス６を経由してアドレ
ス発生回路２のデイスプレイ・アドレス・レジス
タ（以下、DADレジスタという）に設定しなけ
ればならない。その後、アドレス発生回路２から
SADがアドレス・バス５に出力され、映像メモ
リ１のアドレス端子に与えられる。それによつて
映像メモリ１から読み出されたデータは、ロード
クロツク９によつてタイミング制御されて並列一
直列変換シフトレジスタ３に設定される。これが
シフトクロツク１０に応じてシフトされ、映像直
列信号１１となりCRTに供給される。アドレス
発生回路２では上記一連の動作の終了毎にDAD
＋１→DAD（DADレジスタの内容を＋１して
DADレジスタに再設定する）のアドレス演算を
行ない、新しく作成されたアドレスをもとにして
上記動作を繰り返すことによつて表示が行なわれ
る。

次に第２のメモリに対するアドレス制御回路を
第２図を用いて説明する。このメモリは主に文字
や図形等の表示に適用され、映像メモリ２１には
表示すべき文字を指定する文字コードアドレスが
例えば１画面分格納されている。表示を開始する
前にあらかじめCPUからシステムデータ・バス
２６を経由して映像メモリ２１のSADがアドレ
ス発生回路２２のDADレジスタに設定される。
尚、映像メモリ２１に格納されいる文字コードア
ドレスで指定された各文字は、一般にCRT上縦
方向に複数ラインで構成されている為、これを指
定するためのラインアドレスがラインカウンタ３
２に別に設定される。表示に際しては、アドレス
発生回路２２から、SADがアドレスバス２５に
出力され映像メモリ２１に与えられる。映像メモ
リ２１から読み出された文字コードアドレスは文
字発生用メモリ（キヤラクタジエネレータ）３３
に与えられる。これと同時にラインカウンタ３２
から出力されるラインアドレスも文字発生用メモ
リ３３に与えられる。文字コードアドレスとライ
ンアドレスを基にして文字発生用メモリ３３から
表示用文字データをアクセスする。文字発生用メ
モリ３３から出力されたデータは、ロードフロツ
フ２９によつて並列一直列変換シフトレジスタ２
３にロードされ、シフトフロツフ３０によつて映
像直列信号３１となりCRTに供給されるる。ア
ドレス発生回路２２では、DAD＋１→DAD
（DADレジスタの内容を＋１してDADレジスタ
に設定する）のアドレス演算を行ない、上記動作
を繰り返す。ここでDADレジスタのアドレスに
よつて、CRT上横方向に表示すべき文字列（Ｎ
個とする）のＮ番目の文字コードをアクセスして
表示すると、DADレジスタの値がSADに再び設
定され（SAD→DAD）、CRT上に横方向に表示
すべき文字列の１番目の文字コードを再びアクセ
スし、同時にラインカウンタの値は＋１され、同
文字列の次のライン表示を開始する。このように
して、横方向文字列の指定されたライン数の表示
が終了するとラインカウンタの内容はリセツトさ
れ、DADレジスタの値も横方向に表示すべき次
の文字列の１番目の文字コードをアクセスすべき
内容に変化する（SAD＋Ｎ→DAD）というよう
にして表示を行なう。

以上説明した様に第１のメモリと第２のメモリ
とはそれらのアドレス形態が異なつている。複数
の映像メモリをアクセスするアドレス形態が同じ
場合には、映像メモリに書き込む際に上位のアド
レスビツトを用いてメモリの選択を行ない、表示
するときにはこの上位のアドレスビツトを無視し
て残りのアドレスを複数の映像メモリに同時に与
ることによつて、複数の映像メモリに格納された
各々の情報を同時にCRT上に表示することが容
易であるが、第１図および第２図のようにCRT
に供給されるデータに直接的に対応している。画
像データが格納されている第１の映像メモリと、
表示すべき文字データが予めコード化されて格納
されているキヤラクタジエネレータ（第２のメモ
リ）とを用いて同時に表示を行なうには、その表
示アドレス形態が異なる為に２種類のアドレス発
生回路を必要となり、装置が複雑化していた。

本発明の目的は、アドレス形態の異なる少なく
とも２つのメモリに対して共通のアドレスデータ
を用いてアクセスする情報処理装置を提供するこ
とである。

即ち、画像制御装置においては、CRTに供給
されるデータに直接的に対応している画像データ
を有するメモリに対して与えられる連続的なアド
レスを基にして、文字コードアドレスとラインア
ドレスとを必要とする文字発生用メモリをアクセ
スするようにして、アドレス発生回路から出力さ
れる連続的な表示用アドレスを用いてアドレス形
態の異なる少なくとも２種類の映像メモリの情報
を読み出せるようにした装置を提供するものであ
る。

本発明は、画像データが格納される第１のメモ
リと、文字情報が格納された第２のメモリと、前
記第２のメモリ内の任意の文字を選択するための
情報が格納される第３のメモリと、前記第１，第
２および第３のメモリのアドレス発生する一系統
のアドレス発生回路とを有し、前記第１のメモリ
に対しては前記アドレス発生回路から出力される
アドレスを印加し、前記第２のメモリに対しては
前記アドレスの上位側ビツトグループおよび下位
側ビツトグループを除く中間ビツトグループを印
加し、前記第３のメモリには前記中間ビツトグル
ープを除く前記上位側ビツトグループおよび前記
下位側ビツトグループを印加することを特徴とす
るものである。

本発明によればアドレス形態の異なる少なくと
も２つのメモリを共通のアドレスをベースとして
簡単にアクセスすることができる。

以下、本発明の実施例を図面に基いて詳細に説
明する。

３図は本発明の一実施例を示すブロツク図で、
第１メモリ４１，第２メモリ４２は映像メモリと
して使用され、第１メモリ４１には文字コードア
ドレスデータが、第２メモリ４２には、CRTに
供給されるデータに直接的に対応している画像デ
ータが夫々一画面分格納されている。これら２つ
の映像メモリ４１，４２に夫々のデータを書き込
む書込みサイクルにおいては、CPUが発生する
アドレスの最上位ビツトの信号５８（以下A_H）
によつて２つのメモリの撰択が行なわれる。A_H
＝０の場合、読み出し信号制御回路５４によつて
第１メモリ４１の読み出し信号が活性化され、第
１メモリのデータ・バス４６に出力され、画像情
報を処理する装置に取り込まれる。データが処理
された後書き込み信号制御回路５５によつて第１
メモリ４１の書き込み信号が活性化され、第１メ
モリ４１に処理されたデータが格納される。A_H
＝１の場合には、同様にして第２メモリ４２が選
択され、画像データが書込まれる。

表示サイクルにおいては、アドレスの最上位ビ
ツトの信号（A_H）は無視され、残りのアドレス
信号がアドレス・バス４７に出力される。第４図
に示されるように出力されたアドレス出力は第２
メモリ４２に対しては、そのままの形で与えられ
るが、第１メモリ４１に対しては、アドレス制御
回路５６によつて第４図の様にアドレス情報Ａ，
A′とライン情報Ｂに分離され、アドレス情報Ａ，
A′が第１メモリ４１に与えられる。第１メモリ
から読み出されたデータ（文字コードアドレス）
とライン情報は文字発生用メモリ５７に与えら
れ、文字発生用メモリからの出力データと第２メ
モリの出力データとが同時にロードフロツフ５０
によつて並列一直列変換シフトレジスタ４４，４
５にロードされ、シフトフロツフ５１によつてシ
フトされ映像直列信号５２，５３となり、混合器
６０で混合されてCRT６１に供給される。

このように本実施例によれば、アドレス制御回
路５６によつてアドレス出力を映像メモリ４１に
必要なアドレスＡ，A′と、文字発生用メモリ等
に必要なライン情報（アドレス）Ｂとに分離して
いるので、アドレス発生回路から出力される表示
アドレスはそのままの形で映像メモリ４２をアク
セスできるように連続的な表示アドレスでよい。
しかも、２つのメモリ４２，５７に対してアドレ
ス発生回路を別々に設ける必要はなく、２種類の
映像メモリの内容を、同時に表示する機能を非常
に容易にしかも安価で実現できる。

尚、第４図においてアドレス情報Ａ，A′のう
ち、A′にはCRT画面上の横方向に表示される文
字数に対応するビツトが、またＡにはCRT画面
上の縦方向に表示される文字数に対応するビツト
が割り当てられている。更にＡ，A′間にはさま
れたＢ、すなわちライン情報には各文字を表示す
るドツトマトリツクスのうち縦方向のライン数に
対応するビツトが割り当てられている。この結
果、アドレス出力を０から順次＋１づつ増加する
だけで、所望の文字順次選択して表示することが
できる。

更に、混合器６０では両者を混合するようにし
てもよいし、あるいはいづれか一方を優先して表
示するようにしてもよい。

又、本発明は画像処理のみならず、通常の情報
処理装置のメモリアクセス方式として広く適用で
きる。

【図面の簡単な説明】

第１図、第２図は夫々従来の表示制御装置のブ
ロツク図、第３図は本発明の一実施例における表
示制御装置のブロツク図、第４図は本発明の一実
施例においてアドレス発生回路およびアドレス制
御回路から出力されるアドレスコードを示す構成
図である。 １，２１……メモリ、４１……第１メモリ、４
２……第２メモリ、２，２２，４３……アドレス
発生回路、３，２３，４４，４５……並列一直列
変換シフトレジスタ、５４……読み出し信号制御
回路、５５……書き込み信号制御回路、４，２
４，４６……データ・バス、５，２５，４７……
アドレスバス、６，２６，４７……システムデー
タバス、７，２７，４８……読み出し信号、８，
２８，４９……書き込み信号、９，２９，５０…
…ロードフロツク、１０，３０，５１……シフト
フロツク、１１，３１，５２，５３……映像直列
信号、３２……ラインカウンタ、３３，５７……
文字発生用メモリ、５６……アドレス制御回路、
５８……最上位アドレス信号、６０……混合器、
６１……CRT。

Claims (1)

【特許請求の範囲】
1. １ 画像データが格納される第１のメモリと、文
   字情報が格納された第２のメモリと、前記第２の
   メモリ内の任意の文字を選択するための情報が格
   納される第３のメモリと、前記第１、第２および
   第３のメモリのアドレス発生する一系統のアドレ
   ス発生回路とを有し、前記第１のメモリに対して
   は前記アドレス発生回路から出力されるアドレス
   を印加し、前記第２のメモリに対しては前記アド
   レスの上位側ビツトグループおよび下位側ビツト
   グループを除く中間ビツトグループを印加し、前
   記第３のメモリには前記中間ビツトグループを除
   く前記上位側ビツトグループおよび前記下位側ビ
   ツトグループを印加することを特徴とする情報処
   理装置。