JPS645340B2 - - Google Patents
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- JPS645340B2 JPS645340B2 JP22767083A JP22767083A JPS645340B2 JP S645340 B2 JPS645340 B2 JP S645340B2 JP 22767083 A JP22767083 A JP 22767083A JP 22767083 A JP22767083 A JP 22767083A JP S645340 B2 JPS645340 B2 JP S645340B2
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- JP
- Japan
- Prior art keywords
- bus
- address
- signal
- channel
- synchronous
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
- G06F13/225—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、バス制御方式、特にCPU（プロセツ
サ）等に接続される複数種類のバスの効率的な制
御を行うバス制御方式に関するものである。
サ）等に接続される複数種類のバスの効率的な制
御を行うバス制御方式に関するものである。
（技術の背景と問題点）
従来、同期バスおよび非同期バス等の複数種類
のバスが混在しているシステムにおいて、これら
各バスをCPU等に接続する場合、一般に各バス
毎にアドレス範囲が決められており、CPU等は
アクセスすべきアドレスに対応するバスを判別
し、該夫々のバスにアドレス信号等と共に各種制
御信号を送出して所定のアクセスを行つていた。
のバスが混在しているシステムにおいて、これら
各バスをCPU等に接続する場合、一般に各バス
毎にアドレス範囲が決められており、CPU等は
アクセスすべきアドレスに対応するバスを判別
し、該夫々のバスにアドレス信号等と共に各種制
御信号を送出して所定のアクセスを行つていた。
このため、各バスに接続されるスレーブ装置、
例えばチヤンネル装置等のアドレスは決められた
アドレス範囲内のものでなければならず、計算機
システムを構成する際に柔軟性に欠けるという問
題点があつた。
例えばチヤンネル装置等のアドレスは決められた
アドレス範囲内のものでなければならず、計算機
システムを構成する際に柔軟性に欠けるという問
題点があつた。
また、各バス毎に割り当てられるアドレスが異
なるため、スレーブ装置に接続すべきアドレス線
等が異なり、全スレーブ装置に共通したアドレス
線を設けることが出来ないため、結線が煩雑にな
つてしまうという問題点もあつた。
なるため、スレーブ装置に接続すべきアドレス線
等が異なり、全スレーブ装置に共通したアドレス
線を設けることが出来ないため、結線が煩雑にな
つてしまうという問題点もあつた。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することに
あり、複数種類の各バスのアドレス信号線やデー
タ信号線等を共通化すると共に各バス固有の制御
線のみを別個に設け、優先度の高い同期バス制御
線に先に所定の制御信号を送出してポーリング
（呼び出しを行つてアクセスを促す手段）を行つ
てアクセスすることにより、バスに接続する装置
のアドレスの拡張性を確保すると共に、バスの有
効利用を図ることとしている。そのため、本発明
のバス制御方式は、マスタ装置と同期バスに接続
されるべき１つまたは複数のスレーブ装置と非同
期バスに接続されるべき１つまたは複数のスレー
ブ装置とが連繋バスによつて連繋されてなるデー
タ伝送システムにおいて、 上記連繋バスに関して、上記同期バスと上記非
同期バスとにおけるアドレス信号線を含む信号線
とを少なくとも共通にもうけると共に、 上記同期バスに接続されるべきスレーブ装置に
対して同期バス制御線を接続し、かつ上記非同期
バスに接続されるべきスレーブ装置に対して非同
期バス制御線を接続して構成され、 上記マスタ装置は上記連繋バスを専有してデー
タ伝送を行うに当つて、アドレスを指定しかつ上
記同期バス制御線を用いて上記同期バスに接続さ
れるべきスレーブ装置側に対してポーリングを送
出し、スレーブ装置からの応答がない場合に次い
で同一のアドレスを指定しかつ上記非同期バス制
御線を用いて上記非同期バスに接続されるべきス
レーブ装置側に対してポーリングを送出するよう
にした ことを特徴としている。
あり、複数種類の各バスのアドレス信号線やデー
タ信号線等を共通化すると共に各バス固有の制御
線のみを別個に設け、優先度の高い同期バス制御
線に先に所定の制御信号を送出してポーリング
（呼び出しを行つてアクセスを促す手段）を行つ
てアクセスすることにより、バスに接続する装置
のアドレスの拡張性を確保すると共に、バスの有
効利用を図ることとしている。そのため、本発明
のバス制御方式は、マスタ装置と同期バスに接続
されるべき１つまたは複数のスレーブ装置と非同
期バスに接続されるべき１つまたは複数のスレー
ブ装置とが連繋バスによつて連繋されてなるデー
タ伝送システムにおいて、 上記連繋バスに関して、上記同期バスと上記非
同期バスとにおけるアドレス信号線を含む信号線
とを少なくとも共通にもうけると共に、 上記同期バスに接続されるべきスレーブ装置に
対して同期バス制御線を接続し、かつ上記非同期
バスに接続されるべきスレーブ装置に対して非同
期バス制御線を接続して構成され、 上記マスタ装置は上記連繋バスを専有してデー
タ伝送を行うに当つて、アドレスを指定しかつ上
記同期バス制御線を用いて上記同期バスに接続さ
れるべきスレーブ装置側に対してポーリングを送
出し、スレーブ装置からの応答がない場合に次い
で同一のアドレスを指定しかつ上記非同期バス制
御線を用いて上記非同期バスに接続されるべきス
レーブ装置側に対してポーリングを送出するよう
にした ことを特徴としている。
（発明の実施例）
以下図面に基づいて本発明を詳細に説明する。
第１図は従来のバス制御方式を説明する説明
図、第２図は本発明の１実施例、第３図は第２図
図示本発明の１実施例の同期バスにスレーブ装置
が接続された場合の動作を説明する説明図、第４
図は第２図図示本発明の１実施例の非同期バスに
スレーブ装置が接続された場合の動作を説明する
説明図を示す。
図、第２図は本発明の１実施例、第３図は第２図
図示本発明の１実施例の同期バスにスレーブ装置
が接続された場合の動作を説明する説明図、第４
図は第２図図示本発明の１実施例の非同期バスに
スレーブ装置が接続された場合の動作を説明する
説明図を示す。
図中、１はCPU、２はバスＡ、３はバスＢ、
４−１ないし４−ｉおよび４′−１ないし４′−ｉ
はチヤネルa1ないしチヤネルai，５−１ないし５
−ｉおよび５′−１ないし５′−ｉはチヤネルb1
ないしチヤネルbi、６はアドレス・データ線等の
共通信号線、７は同期バス制御線、８は非同期バ
ス制御線を表す。
４−１ないし４−ｉおよび４′−１ないし４′−ｉ
はチヤネルa1ないしチヤネルai，５−１ないし５
−ｉおよび５′−１ないし５′−ｉはチヤネルb1
ないしチヤネルbi、６はアドレス・データ線等の
共通信号線、７は同期バス制御線、８は非同期バ
ス制御線を表す。
第１図において、図中１はCPUであつて、ア
ドレス0000ないし7FFFに接続されたバスＢ３と
アドレス8000なにしFFFFに接続されたバスＡ２
とが接続されている。一般に、バスＡ２とバスＢ
３とには、夫々チヤネルa1４−１ないしai４−ｉ
とチヤネルb1５−１ないしbi５−ｉとが接続され
ており、バスＡ２は高速転送が可能な同期バスに
対応し、バスＢ３は装置接続の拡張性の容易な非
同期バスに対応している。両者のバスを混在させ
ることにより計算機システムの高速転送要求と拡
張可能性要求とを同時に具備させるようにしてい
る。尚、バスＡ２およびバスＢ３内には夫々アド
レス信号線、データ信号線あるいは制御信号線が
含まれていると考えてよい。
ドレス0000ないし7FFFに接続されたバスＢ３と
アドレス8000なにしFFFFに接続されたバスＡ２
とが接続されている。一般に、バスＡ２とバスＢ
３とには、夫々チヤネルa1４−１ないしai４−ｉ
とチヤネルb1５−１ないしbi５−ｉとが接続され
ており、バスＡ２は高速転送が可能な同期バスに
対応し、バスＢ３は装置接続の拡張性の容易な非
同期バスに対応している。両者のバスを混在させ
ることにより計算機システムの高速転送要求と拡
張可能性要求とを同時に具備させるようにしてい
る。尚、バスＡ２およびバスＢ３内には夫々アド
レス信号線、データ信号線あるいは制御信号線が
含まれていると考えてよい。
CPU１がアドレス6000のチヤネルb2５−２を
アクセスする場合、CPU１はアドレス6000の属
するバスＢ３に対応してアドレス情報や当該バス
の特性に合わせた各種制御信号を出力する。
CPU１から指令を受けたチヤネルb2５−２は制
御信号で指示される処理を実行し、応答信号を
CPU１に返送する。そして、CPU１が応答信号
を受信することにより所定のデータ転送処理が実
行される。
アクセスする場合、CPU１はアドレス6000の属
するバスＢ３に対応してアドレス情報や当該バス
の特性に合わせた各種制御信号を出力する。
CPU１から指令を受けたチヤネルb2５−２は制
御信号で指示される処理を実行し、応答信号を
CPU１に返送する。そして、CPU１が応答信号
を受信することにより所定のデータ転送処理が実
行される。
このように、従来は、アドレスを互いに別個の
領域にとるようにして複数種類のバスを設けたた
め、バス毎に接続可能なアドレス範囲に制限を受
け、計算機システムの構成に柔軟性が欠ける欠点
があつた。
領域にとるようにして複数種類のバスを設けたた
め、バス毎に接続可能なアドレス範囲に制限を受
け、計算機システムの構成に柔軟性が欠ける欠点
があつた。
そこで、本発明では、複数種類のバスを構成す
るために前記アドレス範囲に制限を設けることな
くアドレス信号線やデータ信号線等を各バスに共
通に設け、夫々のバス固有のバス制御線のみを専
用に設けるようにし、優先度の高いバスに対して
先にポーリングを行つて所定のアクセスを行うこ
ととしている。以下説明する。
るために前記アドレス範囲に制限を設けることな
くアドレス信号線やデータ信号線等を各バスに共
通に設け、夫々のバス固有のバス制御線のみを専
用に設けるようにし、優先度の高いバスに対して
先にポーリングを行つて所定のアクセスを行うこ
ととしている。以下説明する。
第２図において、図中６はアドレス信号線やデ
ータ信号線等の共通信号線を示す。また、図中７
および８は実施例に係る夫々同期バス制御線およ
び非同期バス制御線であつて、夫々各バスに接続
されたチヤネルa1４′−１ないしチヤネルai４′−
ｉあるいはチヤネルb1５′−１ないしチヤネルbi
５′−ｉのいずれかのチヤネルをポーリングする
ためのものである。同期バス制御線７によつてア
クセス制御されるチヤネルa1４′−１ないしチヤ
ネルai４′−ｉおよび非同期バス制御線８によつ
てアクセス制御されるチヤネルb1５′−１ないし
チヤネルbi５′−ｉは夫々共通信号線６に接続さ
れていることは言うまでもない。
ータ信号線等の共通信号線を示す。また、図中７
および８は実施例に係る夫々同期バス制御線およ
び非同期バス制御線であつて、夫々各バスに接続
されたチヤネルa1４′−１ないしチヤネルai４′−
ｉあるいはチヤネルb1５′−１ないしチヤネルbi
５′−ｉのいずれかのチヤネルをポーリングする
ためのものである。同期バス制御線７によつてア
クセス制御されるチヤネルa1４′−１ないしチヤ
ネルai４′−ｉおよび非同期バス制御線８によつ
てアクセス制御されるチヤネルb1５′−１ないし
チヤネルbi５′−ｉは夫々共通信号線６に接続さ
れていることは言うまでもない。
第３図に基づいて、同期バスにチヤネルa2
４′−２が接続されている場合に、CPU１がチヤ
ネルa2４′−２をアクセスする際の動作を説明す
る。図中左端の矢印は信号の送出される方向、即
ちCPU１からチヤネルあるいはチヤネルから
CPU１への信号送出方向を示す。
４′−２が接続されている場合に、CPU１がチヤ
ネルa2４′−２をアクセスする際の動作を説明す
る。図中左端の矢印は信号の送出される方向、即
ちCPU１からチヤネルあるいはチヤネルから
CPU１への信号送出方向を示す。
図中CLKはクロツク信号波形で示し、CPU１
および各チヤネルを同期して制御するための信号
波形を示す。
および各チヤネルを同期して制御するための信号
波形を示す。
図中アドレスはアドレスバス信号の波形を示
し、CPU１から共通信号線６内のアドレス線を
介して各チヤネルに送出されるものを示す。第３
図図示の位置において、CPU１がチヤネルa2
４′−２を指定するアドレス信号を共通信号線６
に出力する。
し、CPU１から共通信号線６内のアドレス線を
介して各チヤネルに送出されるものを示す。第３
図図示の位置において、CPU１がチヤネルa2
４′−２を指定するアドレス信号を共通信号線６
に出力する。
図中iOACは入出力アクセス信号波形を示し、
CPU１から同期バス制御線７を介してチヤネル
a2４′−２等に送出された信号波形を示す（第３
図図示）。
CPU１から同期バス制御線７を介してチヤネル
a2４′−２等に送出された信号波形を示す（第３
図図示）。
図中PMACは接続確認信号波形を示し、前述
のアドレスで指示された例えばチヤネルa2４′−
２かCPU１に返送される信号波形を示す（第３
図図示）。これにより、高速転送可能な同期転
送を行うチヤネルa2４′−２と共通信号線６を専
有してCPU１と接続されたことになる。前記
PMACの返送があつた場合には、CPU１は非同
期バス制御線８に信号を送出しない。既に所定の
チヤネルa2４′−２に接続されているからであ
る。
のアドレスで指示された例えばチヤネルa2４′−
２かCPU１に返送される信号波形を示す（第３
図図示）。これにより、高速転送可能な同期転
送を行うチヤネルa2４′−２と共通信号線６を専
有してCPU１と接続されたことになる。前記
PMACの返送があつた場合には、CPU１は非同
期バス制御線８に信号を送出しない。既に所定の
チヤネルa2４′−２に接続されているからであ
る。
図中データはデータ信号波形を示す。CPU１
はチヤネルa2４′−２からデータバスに出力され
たデータを例えばCLK信号の６クロツクサイク
ルの立ち下がり時に読み取る（第３図図示）。
これにより、一連の同期バスによるデータ転送は
終了する。
はチヤネルa2４′−２からデータバスに出力され
たデータを例えばCLK信号の６クロツクサイク
ルの立ち下がり時に読み取る（第３図図示）。
これにより、一連の同期バスによるデータ転送は
終了する。
次に、第４図に基づいて今度は非同期バスに接
続されているチヤネルb2５′−２に対してCPU１
がアクセスする際の動作を説明する。
続されているチヤネルb2５′−２に対してCPU１
がアクセスする際の動作を説明する。
図中CLKはクロツク信号波形を示し、第３図
図示CLKと同一のものを示す。
図示CLKと同一のものを示す。
図中アドレスはアドレス信号の波形を示し、
CPU１が共通信号線６内のアドレス信号線に送
出したチヤネルb2５′−２のアドレス信号の波形
を示す。
CPU１が共通信号線６内のアドレス信号線に送
出したチヤネルb2５′−２のアドレス信号の波形
を示す。
図中iOACは入出力アクセス信号波形を示し、
CPU１から同期バス制御線７を介して送出され
た信号波形（ポーリング信号の波形）を示す。
CPU１から同期バス制御線７を介して送出され
た信号波形（ポーリング信号の波形）を示す。
図中PMACは接続線確認信号波形であつて、
アドレスで指定されたチヤネルb2５′−２から
CPU１に返送される信号波形を示す。本例では
iOAC信号が供給されるチヤネルa1ないしaiには
該当するアドレスをもつものが存在しないから
PMAC信号はＬレベルのままである。これによ
り、CPU１は最初にポーリングを行つた側のバ
スには該当するチヤネルが接続されていないこと
を判断し（第４図図示）、次の優先度にある非
同期バス側に対してポーリングを行う。
アドレスで指定されたチヤネルb2５′−２から
CPU１に返送される信号波形を示す。本例では
iOAC信号が供給されるチヤネルa1ないしaiには
該当するアドレスをもつものが存在しないから
PMAC信号はＬレベルのままである。これによ
り、CPU１は最初にポーリングを行つた側のバ
スには該当するチヤネルが接続されていないこと
を判断し（第４図図示）、次の優先度にある非
同期バス側に対してポーリングを行う。
図中アドレスはアドレス信号の波形を示し、
CPU１が共通信号線６内のアドレス線に送出し
たアドレス信号波形を示す（第４図図示）。
CPU１が共通信号線６内のアドレス線に送出し
たアドレス信号波形を示す（第４図図示）。
図中SViはサービスイン信号波形を示し、CPU
１が非同期バス側に接続されるチヤネルb1ない
しbiをアクセスするために非同期バス制御線８に
送出したＨレベルの信号波形（第４図図示）お
よびアクセス終了した場合のＬレベル信号波形
（第４図図示）を示す。ＨレベルのSVi信号の
期間においてアドレス２信号およびSVi信号によ
つて指定されたチヤネルb2５′−２はデータアク
セスのためにデータ伝達などの所定の処理を実行
する。
１が非同期バス側に接続されるチヤネルb1ない
しbiをアクセスするために非同期バス制御線８に
送出したＨレベルの信号波形（第４図図示）お
よびアクセス終了した場合のＬレベル信号波形
（第４図図示）を示す。ＨレベルのSVi信号の
期間においてアドレス２信号およびSVi信号によ
つて指定されたチヤネルb2５′−２はデータアク
セスのためにデータ伝達などの所定の処理を実行
する。
図中SRVoはサービスアウト信号波形を示し、
チヤネルb2５′−２からCPU１に送出された応答
信号波形を示す。これにより、CPU１は共通信
号線６内のデータ信号線上に存在するデータを読
み取る。読み取つた後、前述したSVi信号をＬレ
ベル（第４図図示）にすると共にアドレスバス
を開放する。そしてチヤネルb2５′−２は前記
SRVo信号をＬレベルにする。
チヤネルb2５′−２からCPU１に送出された応答
信号波形を示す。これにより、CPU１は共通信
号線６内のデータ信号線上に存在するデータを読
み取る。読み取つた後、前述したSVi信号をＬレ
ベル（第４図図示）にすると共にアドレスバス
を開放する。そしてチヤネルb2５′−２は前記
SRVo信号をＬレベルにする。
以上により一連の非同期バスによるデータ転送
が終了する。
が終了する。
（発明の効果）
以上説明した如く、本発明によれば、複数種類
のバスのうちアドレス信号線やデータ信号線を共
通にすると共に各バス固有の制御線のみを別個に
設け、優先度の高いバス側から順にポーリングを
かけるべく所定の制御信号を前記固有の制御線に
送出してアクセスする。このため、バスに接続す
るスレーブ装置に使用するアドレスの拡張性を確
保出来ると共に、複数のバスのうち優先度に応じ
たアクセスを行うことが出来る。
のバスのうちアドレス信号線やデータ信号線を共
通にすると共に各バス固有の制御線のみを別個に
設け、優先度の高いバス側から順にポーリングを
かけるべく所定の制御信号を前記固有の制御線に
送出してアクセスする。このため、バスに接続す
るスレーブ装置に使用するアドレスの拡張性を確
保出来ると共に、複数のバスのうち優先度に応じ
たアクセスを行うことが出来る。
第１図は従来のバス制御方式を説明する説明
図、第２図は本発明の１実施例、第３図は第２図
図示本発明の１実施例の同期バスにスレーブ装置
が接続された場合の動作を説明する説明図、第４
図は第２図図示本発明の１実施例の非同期バスに
スレーブ装置が接続された場合の動作を説明する
説明図を示す。 図中、１はCPU、４′−１ないし４′−ｉはチ
ヤネルa1ないしチヤネルai、５′−１ないし５′−
ｉはチヤネルb1ないしチヤネルbi、６はアドレ
ス・データ線等の共通信号線、７は同期バス制御
線、８は非同期バス制御線を表す。
図、第２図は本発明の１実施例、第３図は第２図
図示本発明の１実施例の同期バスにスレーブ装置
が接続された場合の動作を説明する説明図、第４
図は第２図図示本発明の１実施例の非同期バスに
スレーブ装置が接続された場合の動作を説明する
説明図を示す。 図中、１はCPU、４′−１ないし４′−ｉはチ
ヤネルa1ないしチヤネルai、５′−１ないし５′−
ｉはチヤネルb1ないしチヤネルbi、６はアドレ
ス・データ線等の共通信号線、７は同期バス制御
線、８は非同期バス制御線を表す。
Claims (1)
- 【特許請求の範囲】 １ マスタ装置と同期バスに接続されるべき１つ
または複数のスレーブ装置と非同期バスに接続さ
れるべき１つまたは複数のスレーブ装置とが連繋
バスによつて連繋されてなるデータ伝送システム
において、 上記連繋バスに関して、上記同期バスと上記非
同期バスとにおけるアドレス信号線を含む信号線
とを少なくとも共通にもうけると共に、 上記同期バスに接続されるべきスレーブ装置に
対して同期バス制御線を接続し、かつ上記非同期
バスに接続されるべきスレーブ装置に対して非同
期バス制御線を接続して構成され、 上記マスタ装置は上記連繋バスを専有してデー
タ伝送を行うに当つて、アドレスを指定しかつ上
記同期バス制御線を用いて上記同期バスに接続さ
れるべきスレーブ装置側に対してポーリングを送
出し、スレーブ装置からの応答がない場合に次い
で同一のアドレスを指定しかつ上記非同期バス制
御線を用いて上記非同期バスに接続されるべきス
レーブ装置側に対してポーリングを送出するよう
にした ことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22767083A JPS60120456A (ja) | 1983-12-01 | 1983-12-01 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22767083A JPS60120456A (ja) | 1983-12-01 | 1983-12-01 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120456A JPS60120456A (ja) | 1985-06-27 |
| JPS645340B2 true JPS645340B2 (ja) | 1989-01-30 |
Family
ID=16864487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22767083A Granted JPS60120456A (ja) | 1983-12-01 | 1983-12-01 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120456A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347738A (en) * | 1976-10-13 | 1978-04-28 | Nec Corp | Detection circuit for process request |
| JPS5476034A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Bus data transfer system |
| JPS57106939A (en) * | 1980-12-24 | 1982-07-03 | Sanyo Electric Co Ltd | Numeric information input equipment |
-
1983
- 1983-12-01 JP JP22767083A patent/JPS60120456A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60120456A (ja) | 1985-06-27 |
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